JPH05241202A

JPH05241202A - 液晶表示装置

Info

Publication number: JPH05241202A
Application number: JP4540292A
Authority: JP
Inventors: Toshiro Nagase; 俊郎長瀬
Original assignee: Toppan Printing Co Ltd
Current assignee: Toppan Inc
Priority date: 1992-03-03
Filing date: 1992-03-03
Publication date: 1993-09-21

Abstract

(57)【要約】【目的】走査電極の配線抵抗値を低減するとともに、バ
リスタ素子の電気特性に大きな影響を及ぼす因子の一つ
であるバリスタギャップを精度良くかつバラツキを少な
く形成して、表示ムラの無い高画質の液晶表示装置を提
供する。【構成】下側ガラス基板10に設けられた画素電極が、バ
リスタ素子形成部側19と液晶表示部側20とに分割されて
あり、前記バリスタ素子形成部側19が走査電極11と同じ
材質からなる金属薄膜によって形成され、液晶表示部側
20が透明電極によって形成され、かつ前記バリスタ素子
形成部側19と前記液晶表示部側20とが電気的に接続され
ていることを特徴とする液晶表示装置であることを特徴
とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アクティブマトリクス
方式の液晶表示装置に関し、特には印刷法により形成さ
れた焼結体バリスタ素子が二端子素子として用いられて
いる液晶表示装置に関するものである。

【０００２】

【従来の技術】液晶表示装置の構造には、大別して、単
純マトリクス方式とアクティブマトリクス方式とがあ
る。単純マトリクス方式は、直角をなして設けられた一
対の帯状電極群（走査電極群と信号電極群）の交点で画
素電極を構成したものであり、これらの電極群に駆動回
路によって所定の電圧を印加して画素部の液晶を動作さ
せるものである。この方式は、構造が簡単なため低価格
でシステムを実現できるという利点があるが、各画素間
でのクロストークが生ずるため、コントラストが低く、
液晶テレビ等の高精細の画像表示を行う際、画質の低下
は避けられないものであった。

【０００３】これに対し、アクティブマトリクス方式
は、各画素毎にスイッチング素子を設けて電圧を保持す
るものであり、液晶表示装置を時分割駆動しても画素部
の液晶が選択時の電圧を保持することができるため、表
示容量の増大が可能で、コントラスト等の画質に関する
特性がよく、液晶テレビの高画質表示を実現できるもの
である。しかしながら、アクティブマトリクス方式にあ
っては構造が複雑になって歩留りが悪く、製造コストが
高くなってしまうという欠点があった。例えば、スイッ
チング素子として薄膜トランジスタを用いるＴＦＴ型で
は、その製造工程において５層以上の薄膜を積層し、所
定の形状に微細加工する必要があるため、製品歩留りを
上げることは困難であり、特に表示面積の大型化を行う
には決定的に不利である。

【０００４】上記の様なことから、コントラスト等の画
質に関する特性が良く、且つ構造の簡単にして低コスト
な方式の液晶表示装置の実現が望まれており、この様な
要求を実現する方法として、焼結体バリスタ素子を用い
た二端子素子型液晶表示装置が有望である。

【０００５】二端子素子型の液晶表示装置は、単純マト
リクス方式に改良を加えて、（図５）に示す様に、走査
電極１１と信号電極１６との間に液晶１４と所定のしき
い値電圧で導通する焼結体バリスタ素子１３とを電気的
に直列に接続したものであり、（図６）に示す様な焼結
体バリスタ素子１３の非線型な電流−電圧特性を利用し
たものである。

【０００６】（図８）に一般的な二端子素子型アクティ
ブマトリクスの構造図を示す。ここに示す様に、走査電
極１１それぞれに対して多数の画素電極１２が一定の間
隔ｄ（バリスタギャップ）をもって設けられ、走査電極
１１と画素電極１２とは各焼結体バリスタ素子１３で一
定のしきい値電圧Ｖ_Vをもって接続されている。焼結体
バリスタ素子１３は、（図４）に詳示するように、Ｚｎ
Ｏ単結晶粒子１３１の表面をＭｎ、Ｃｏ酸化物等の無機
絶縁膜１３２で被覆したバリスタ粒子１３ａからなり、
（図３）に詳示する様に、これらバリスタ粒子１３ａを
ガラスフリット１３ｂで融着したものである。

【０００７】従来の二端子素子型アクティブマトリクス
液晶表示装置の例を（図７）及び（図８）で示す。（図
７）に示す様に、下側ガラス基板１０上にＩＴＯ等の透
明導電膜からなる画素電極１２及び走査電極１１がフォ
トファブリケーション法により形成されている。更に、
粒径２〜１０μｍの範囲でなるべく単分散になる様に
分級されたバリスタ粒子にガラスフリットを２５重量部
及びエチルセルロース（粘度５０ｃｐｓ）を１０重量部
加えてカルビトールを溶剤としてペースト化し、このペ
ーストをガラス基板１０上にシルクスクリーン印刷で走
査電極１１と画素電極１２の間のギャップに跨がる様に
焼結体バリスタ素子を印刷し、これを４８０℃で３０分
間焼成して焼結体バリスタ素子１３とする。

【０００８】一方、上側ガラス基板１７上には、ＩＴＯ
等の透明導電膜からなる信号電極１６が形成される。次
に、下側ガラス基板１０及び上側ガラス基板１７に配向
処理されたポリイミドによる配向膜１５が形成される。
また、液晶の特性に合わせたセルギャップ値になる様に
スペーサを用いて、上側ガラス基板１７と下側ガラス基
板１０を所定の間隔を保ち、貼り合わせられており、そ
の間に液晶１４が充填されている。また、このセルの外
側の両表面には、偏光板１８が設置される。尚、ここで
は、ＴＮ液晶を用いたものを代表例として説明した。

【０００９】従来の液晶表示装置において、走査電極１
１と画素電極１２は、ＩＴＯ等の透明電極により、フォ
トファブリケーション法により精度良く形成される。し
かし、透明導電膜は金属薄膜に比較して電気抵抗値が高
く、最良のものでもシート抵抗値が１０Ω／□程度もあ
る。従って、例えば対角１４インチの液晶表示装置（６
４０×４００ドット）の走査電極に使用した場合、走査
電極のサイズは長さ３００ｍｍ、線幅５０μｍ程度に
なり、配線抵抗はシート抵抗で実に約６０ｋΩ／□にも
なる。走査電極先端では、このような走査電極の配線抵
抗により、距離に比例して電圧が降下し液晶の透過率が
変化するために走査電極の抵抗は信号波形の歪み（遅延
時間）の原因となり、さらに表示ムラの原因ともなって
いた。

【００１０】一般に、遅延時間は、電極の抵抗値と容量
の積で表される。表示ムラを防止するには、遅延時間
は、液晶１画素を充電するのに要する時間に比較して十
分短いことが必要であり、このためにも配線抵抗を低減
することが望まれている。さらに、表示画面の大型化・
精細化を行うには、走査電極の長さは増加し、さらに線
巾は細くなるため、配線抵抗の低減は、非常に重要であ
る。

【００１１】従来、走査電極の配線抵抗を低減するため
に、走査電極の材料としてＩＴＯ製透明導電膜より抵抗
値の低いＡｌ、Ｃｒ等の金属薄膜を用いることが行われ
る。この場合、Ｃｒ等の金属薄膜が成膜されたガラス基
板をフォトエッチングを用いて所定の走査電極のパター
ンに形成した後、スパッタ法等の真空プロセスを用い、
ＩＴＯ製透明導電膜を成膜し、再びフォトファブリケー
ション法を用いて画素電極を形成するものである。この
際にバリスタギャップは、走査電極と画素電極との間の
ギャップで形成するのが一般的である。

【００１２】バリスタギャップは、バリスタ素子のしき
い値電圧を決定する大きな因子であるため、このバリス
タギャップの寸法精度は重要である。一般に、バリスタ
素子のしきい値電圧は、バリスタギャップ間に存在する
バリスタ粒子の数により依存する。従って、バリスタギ
ャップの寸法誤差がバリスタ粒子の平均粒径以上になる
と、しきい値電圧のバラツキとなって現れれ、液晶表示
装置の表示ムラとして観察される。例を示せば、バリス
タ粒子の平均粒径が５μｍの場合では、２０±２．５μ
ｍ以下の精度が必要である。

【００１３】しかし、市場からの要求にもとづく表示画
面の大型化の傾向にともない、ガラス基板のサイズが大
きくなってくるにつれて、従来法によるものでは走査電
極パターンと画素電極パターンとの位置合わせ精度が不
足してくるようになってきた。すなわち、対角１４イン
チクラスのガラス基板では、位置合わせ誤差は一般には
±５μｍ以上もあるため、バリスタギャップの寸法値の
ムラによるバリスタ素子のしきい値電圧のバラツキを生
じていた。このバリスタ素子のしきい値電圧のバラツキ
は表示ムラ等の表示画質低下の主要な原因の一つであ
り、大きな問題となっていた。

【００１４】

【発明が解決しようとする課題】本発明は、前記従来の
液晶表示装置の問題点に鑑みなされたものであり、走査
電極の配線抵抗値を低減するとともに、バリスタ素子の
電気特性に大きな影響を及ぼす因子の一つであるバリス
タギャップを精度良くかつバラツキを少なく形成して、
表示ムラの無い高画質の液晶表示装置を提供するもので
ある。

【００１５】

【問題を解決するための手段】前記課題を解決するため
に本発明が提供する手段は、すなわち、バリスタ素子が
アクティブマトリクス素子として、下側ガラス基板上の
走査電極と画素電極との間を接続する構造に形成されて
あり、また液晶層は対向する上側ガラス基板と前記下側
ガラス基板との間に設けられてあり、前記バリスタ素子
を介して駆動する液晶表示装置において、前記下側ガラ
ス基板に設けられた前記画素電極が、バリスタ素子形成
部側と液晶表示部側とに分割されてあり、前記バリスタ
素子形成部側が前記走査電極と同じ材質からなる金属薄
膜によって形成され、前記液晶表示部側が透明電極によ
って形成され、かつ前記バリスタ素子形成部側と前記液
晶表示部側とが電気的に接続されていることを特徴とす
る液晶表示装置である。

【００１６】

【作用】本発明では、下側ガラス基板上の各画素電極
は、いずれもバリスタ素子形成部側と液晶表示部側とか
らなり、両者の間は電気的接続が保たれた状態で形成さ
れている。走査電極と画素電極の前記バリスタ素子形成
部側とは同じ金属材質からなり、下側ガラス基板上に成
膜された同じ薄膜からフォトファブリケーション法を用
いて同時に形成される。画素電極の液晶表示部側をなす
透明導電膜のパターンは、やはり薄膜の状態からフォト
ファブリケーション法を用いて形成されるが、このとき
前記バリスタ素子形成部側と電気的に接続できるような
パターン形状、配置に形成される。これによって、走査
電極の配線抵抗値の低化による遅延時間の十分な短縮化
はもちろんのこと、バリスタギャップ形成の精度向上と
バラツキの低減とを同時に図ることが容易となる。尚、
前記走査電極、バリスタ素子形成部側および液晶表示部
側を形成するのに、特にリフトオフ法を用いることも好
適である。

【００１７】

【実施例】本発明に係る液晶表示装置の実施例を図面を
用いて具体的に説明する。（図１）は本発明による液晶
表示装置を示す断面図であり、（図２）はそのバリスタ
素子部の平面図である。（図１）に示す様にＳｉＯ₂コ
ートを施したソーダガラスを基材とした下側ガラス基板
１０上にマグネトロンスパッタ装置を用いて金属薄膜と
してＣｒ膜を厚さ１０００Åに成膜する。尚、金属薄膜
の種類としては、Ｃｒに限らず、Ａｌ、Ｔａ、Ｎｉ、Ｃ
ｕ等の各種金属が使用できる。このときのシート抵抗は
２Ω／□であった。これにフォトファブリケーション法
を適用して、レジストパターンを形成し、硝酸セリウム
アンモニウム系のエッチング液を用いて、走査電極１１
と画素電極のバリスタ素子形成部側１９とを同時に形成
する。このとき、走査電極１１の線巾は５０μｍであ
り、走査電極１１と画素電極のバリスタ素子形成部側１
９で形成されるバリスタギャップｄは、２０±１μｍで
あった。

【００１８】次に、マグネトロンスパッタ装置を用いて
ＩＴＯ製透明導電膜を形成した。このとき膜厚は１００
０Åであり、また膜のシート抵抗値は４０Ω／□であっ
た。更に、フォトファブリケーション法を用いて、レジ
ストパターンを形成して、画素電極の液晶表示部側２０
を形成する。このとき、先に形成した画素電極のバリス
タ素子形成部側１９と画素電極の液晶表示部側２０と
は、電気的の接続されるように、液晶表示部側２０の透
明導電膜をバリスタ素子形成部側１９の一部に積層され
るようにする。

【００１９】次に、原料となるＺｎＯ粉を１２００℃で
１時間焼成した後に、これをボールミルで粉砕してエア
分級して３〜５μｍのＺｎＯ単結晶粉を得、さらにこれ
にＣｏ₂Ｏ₃を０．５モル％、およびＭｎＣＯ₃を０．
５モル％加えて１１５０℃で１時間焼成してバリスタ特
性を有するバリスタ粉とした。このバリスタ粉にガラス
フリットを２５重量部およびエチルセルロース（粘度５
０ｃｐｓ）を１０重量部加えてカルビトールを溶剤とし
てペースト化し、このペーストを下側ガラス基板１０上
にシルクスクリーン印刷法により焼結体バリスタ素子１
３のパターンに印刷する。更に、印刷後４７０℃で１時
間焼成し、焼結体バリスタ素子１３を完成する。

【００２０】次に、ＳｉＯ₂コートを施したソーダガラ
スを基材とした上側ガラス基板１７にマグネトロンスパ
ッタ装置を用いて、ＩＴＯ膜（厚み１１００Å）をＩＴ
Ｏターゲットにより成膜する。このときのシート抵抗値
は３０Ω／□以下が望ましい。更に、このＩＴＯ膜をウ
エットエッチング法によりパターン化し、信号電極１６
とする。

【００２１】しかる後、上側ガラス基板１７、及び下側
ガラス基板１０両方に配向剤（日立化成工業（株）製：
商品名ＨＬ１１１０）を約７００Åの膜厚で塗布し、
ラビング方向が互いに約９０°の角度を成すようにロー
ラーラビング装置を用いてラビングし、配向膜１５を形
成する。

【００２２】次に、上側ガラス基板１７に所定のギャッ
プ値のスペーサ（１０μｍ径）を混入したシール用エポ
キシ樹脂をシルクスクリーン印刷法により印刷し、シー
ル部を形成する。また、同時にセル中央部にはスペーサ
を散布しておく。次に、下側ガラス基板１０を正確に位
置合わせをした後、このセルを加圧治具を用いて、均一
に加圧・加熱しシール材を硬化する。このときの加圧圧
力は１ｋｇ／ｃｍ²程度が一般的である。

【００２３】最後に、ＴＮ液晶を注入し、そしてセル外
側両面には偏光板１９を貼り合わせて液晶表示装置を完
成する。尚、使用する液晶は、ＴＮ液晶に限らず、ゲス
ト−ホスト液晶、高分子分散型液晶等も使用可能であ
る。

【００２４】完成した液晶表示装置の評価を行ったとこ
ろ、バリスタギャップの精度は、従来法の２０±５μｍ
から２０±１μｍへと大幅に向上したため、液晶表示装
置の表示ムラによる不良率が従来法の６０％から１０％
へと減少した。

【００２５】

【発明の効果】本発明にかかわる液晶表示装置によれ
ば、下側ガラス基板上の画素電極がバリスタ素子形成部
側と液晶表示部側とに分割されてあり、フォトファブリ
ケーション法の適用によりバリスタ素子形成部側と走査
電極とは同じ金属薄膜から同時に形成され、また画素電
極の主要部分をなし透明導電膜からなる液晶表示部側は
先に形成されたバリスタ素子形成部側と電気的に接続す
るように形成されている。これによって、走査電極の抵
抗値の低化による遅延時間の十分な短縮化はもちろんの
こと、バリスタギャップの形成精度の向上とバラツキの
低減とを図ることが容易となり、バリスタ素子のしきい
値電圧のバラツキを少なくすることができた。その結
果、表示ムラの無い高画質の液晶表示装置を容易に得ら
れるようになった。

【００２６】

【図面の簡単な説明】

【図１】本発明にかかわる液晶表示装置の一実施例の断
面図を示す説明図である。

【図２】本発明にかかわる液晶表示装置の一実施例の二
端子素子の平面図を示す説明図である。

【図３】本発明にかかわる液晶表示装置の一実施例のバ
リスタ素子の要部の拡大図を示す説明図である。

【図４】本発明にかかわる液晶表示装置の一実施例のバ
リスタ素子要部の断面拡大図を示す説明図である。

【図５】本発明にかかわる（二端子素子型）液晶表示装
置の一実施例の等価回路図である。

【図６】本発明にかかわる液晶表示装置の一実施例の焼
結体バリスタ素子の電圧−電流特性を示すグラフであ
る。

【図７】従来法にかかわる液晶表示装置の一例の断面図
を示す説明図である。

【図８】従来法にかかわる（二端子素子型）液晶表示装
置の一例の平面図を示す説明図である。

【符号の説明】

１０・・・下側ガラス基板１１・・・走査電極１２・・・画素電極１３・・・焼結体バリスタ素子１４・・・液晶１５・・・配向膜１６・・・信号電極１７・・・上側ガラス基板１８・・・偏光板１９・・・バリスタ素子形成部側２０・・・液晶表示部側

Claims

【特許請求の範囲】

【請求項１】バリスタ素子がアクティブマトリクス素子
として、下側ガラス基板上の走査電極と画素電極との間
を接続する構造に形成されてあり、また液晶層は対向す
る上側ガラス基板と該下側ガラス基板との間に設けられ
あり、該バリスタ素子を介して駆動する液晶表示装置に
おいて、該下側ガラス基板に設けられた該画素電極が、
バリスタ素子形成部側と液晶表示部側とに分割されてあ
り、該バリスタ素子形成部側が該走査電極と同じ材質か
らなる金属薄膜によって形成され、該液晶表示部側が透
明電極によって形成され、かつ該バリスタ素子形成部側
と該液晶表示部側とが電気的に接続されていることを特
徴とする液晶表示装置。