JPH05243469A - 半導体装置用リードフレーム - Google Patents

半導体装置用リードフレーム

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JPH05243469A
JPH05243469A JP4098984A JP9898492A JPH05243469A JP H05243469 A JPH05243469 A JP H05243469A JP 4098984 A JP4098984 A JP 4098984A JP 9898492 A JP9898492 A JP 9898492A JP H05243469 A JPH05243469 A JP H05243469A
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JP
Japan
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lead frame
semiconductor element
semiconductor device
island
island portion
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JP4098984A
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Takashi Okumura
敬司 奥村
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NEC Kyushu Ltd
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Abstract

(57)【要約】 【目的】 半導体装置用リードフレームにおいて、封止
樹脂クラック対策として厚銀ペーストマウントを行う場
合、その厚さの管理を容易にする。 【構成】 リードフレームのアイランド部１に数点の一
定の高さの凸部２を設けている。この凸部２により封止
樹脂クラック対策に必要となる半導体素子とアイランド
との間隔を保つことができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置用リードフレ
ーム、さらに詳しくいえば、半導体素子を搭載するアイ
ランド部の構造を考慮したリードフレームに関する。
【０００２】
【従来の技術】従来の樹脂封止形半導体装置の製造過程
において半導体素子をリードフレームに固定する方法は
図３に示すような平坦なアイランド部に接着剤（以下
「ロー材」という）を塗布する際、塗布量調整加圧を調
整し、多量のロー材をアイランド部に塗布し、所望の厚
さ（３０±１０μｍ）になるように設定していた。これ
は樹脂封止後、半導体素子とリードフレームのアイラン
ド部の膨張率の相違により発生する封止樹脂クラック対
策のためである。
【０００３】
【発明が解決しようとする課題】上述の従来の半導体装
置用リードフレームでは、アイランド部が平坦になって
いるので、ロー材を厚く塗布した後、半導体素子を接着
する際、半導体素子が傾いたり、所望のロー材厚にする
ための条件出し工数が多くなるという欠点があった。本
発明の目的は上記欠点を解決するもので、アイランド部
に半導体素子を接着する際、接着のための工数を少なく
できる半導体装置用リードフレームを提供することにあ
る。
【０００４】
【課題を解決するための手段】前記目的を達成するため
に本発明による半導体装置用リードフレームは半導体素
子をマウントするリードフレームにおいて、リードフレ
ームのアイランド部に半導体素子の下面を支持する凸部
を有して構成されている。そして、前記アイランド部の
凸部は半導体素子の四隅および中央部に設けて構成する
ことができる。また、前記アイランド部の凸部はテープ
で構成することもできる。
【０００５】
【作用】上記構成によれば、半導体素子を平行、かつア
イランドより一定の距離を保つことができ、従来の半導
体装置の製造過程に比較し接着工数を少なくすることが
できる。
【０００６】
【実施例】以下、図面を参照して本発明をさらに詳しく
説明する。図１（ａ）は本発明による半導体装置用リー
ドフレームの実施例を示す斜視図である。リードフレー
ムのアイランド部１には、半導体素子の四隅と中央部に
対応する部分に一定の高さの凸部２を設けてある。図１
（ｂ）は図１（ａ）のアイランド部１に半導体素子を搭
載した状態を示す断面図である。
【０００７】半導体素子４の裏面が凸部２と点接点とな
り、アイランド１に対し平行になる。そして、凸部２の
間にはロー材５が入り込むので、半導体素子４はアイラ
ンド部１との間で凸部２の高さだけ間隔を保つことがで
きる。ここで、凸部の高さはリードフレーム製造工程中
において設定が可能である。
【０００８】図２は本発明の他の実施例を示すリードフ
レームの斜視図である。図１ではアイランド部に合計５
個の凸部を設けたが、この実施例では四角枠のテーピン
グ６を施している。このように構成しても半導体素子と
アイランド部が平行、かつ所定の高さが得られ、膨張率
の影響を受けないようにすることができる。
【０００９】
【発明の効果】以上、説明したように本発明はリードフ
レームのアイランド部に凸部を設けてあるので、半導体
素子をアイランド部に接着する際、アイランドに対する
平行度および所定の間隔を容易に得ることができ、接着
のための工数を減少させることができる。
【図面の簡単な説明】
【図１】（ａ）は本発明による半導体装置用リードフレ
ームの実施例を示す斜視図である。（ｂ）は半導体素子
マウント後の断面図である。
【図２】本発明の他の実施例を示す斜視図である。
【図３】従来のリードフレームのアイランド部を示す斜
視図である。
【符号の説明】
１…リードフレームのアイランド部 ２…凸部 ３…インナリード ４…半導体素子 ５…ロー材 ６…テーピング

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子をマウントするリードフレー
    ムにおいて、 リードフレームのアイランド部に半導体素子の下面を支
    持する凸部を有することを特徴とする半導体装置用リー
    ドフレーム。
  2. 【請求項２】 前記アイランド部の凸部は半導体素子の
    四隅および中央部に設けたことを特徴とする請求項１記
    載の半導体装置用リードフレーム。
  3. 【請求項３】 前記アイランド部の凸部はテープである
    請求項１記載の半導体装置用リードフレーム。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19802575B4 (de) * 1997-01-25 2005-10-13 LG Semicon Co., Ltd., Cheongju Verfahren zum Herstellen einer Einheit für ein Ball-Grid-Array-Halbleiterbauteil und zum Herstellen eines Ball-Grid-Array-Halbleiterbauteils
WO2014061204A1 (ja) * 2012-10-18 2014-04-24 株式会社デンソー 半導体装置およびその製造方法
JPWO2020175619A1 (ja) * 2019-02-28 2021-12-16 京セラ株式会社 電子部品搭載用パッケージ、電子装置及び発光装置

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