JPH05243923A - 雑音除去回路 - Google Patents

Abstract

(57)【要約】 【目的】 ディジタル信号の入力処理において、外部か
らの誘導等による雑音信号を除去し、真の論理出力とす
る。 【構成】 信号入力１と、その信号を一定時間遅延させ
る遅延回路２との論理和回路出力６及び論理積回路出力
７をとり、論理和，論理積の各出力６，７をフリップフ
ロップ８に接続することによって、特定の値を出力す
る。この構成によって、同じ論理レベルの継続性を判定
し、断続的な雑音信号について除去する。すなわち、論
理和出力６，論理積出力７が、ともに同じ論理レベルの
時にのみ信号として認め、雑音での瞬間的変化に反応し
ないように構成することで、雑音を除去する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル信号の処理
回路に関し、特に外部から誘導等にて入力される雑音の
除去を行う回路に関する。

【０００２】

【従来の技術】従来、ディジタル信号入力の雑音入力除
去に関しては、図３に示すような抵抗１０及びコンデン
サ１１からなる積分回路１２と、ヒステリシス機能を持
った論理回路１４とにより実現していた。

【０００３】その動作を図４に基いて説明する。 （１）信号入力１が論理レベル１の状態にて雑音が入力
される（ａ）と、抵抗１０及びコンデンサ１１からなる
積分回路１２により信号が積分され、その出力１３をヒ
ステリシス機能を持った論理回路１４にて論理レベルと
判定し（積分回路出力１３波形の２点鎖線）、論理レベ
ル１を保持する。 （２）信号入力１の論理レベルが１から０に変化する
（ｂ）と、積分回路１２の信号積分出力１３を論理回路
１４のスレショルドレベル（積分回路出力１３波形の２
点鎖線）にて判定し、雑音除去出力９を論理レベル０と
する。 （３）信号入力１が論理レベル０の状態にて雑音が入力
される（ｃ）と、積分回路１２により信号積分出力１３
となり、論理回路１４にて論理レベルを判定し（積分回
路出力１３波形の１点鎖線）、論理レベル０を保持す
る。

【０００４】

【発明が解決しようとする課題】この従来の構成におい
て、積分回路は、その積分時定数が大きく、そのため集
積回路化が難しく、個別部品による構成となってしま
い、信号線数が多くなった場合に規模が大きくなる。

【０００５】また、論理回路の構成が、ＴＴＬのように
比較的入力インピーダンスの小さい素子にて行なわれて
いる場合、積分回路の抵抗の値を小さくしなければなら
ず、その結果コンデンサの値が大きくなり、素子の大型
化を招き、さらに規模が大きくなるという欠点があっ
た。

【０００６】本発明の目的は、ディジタル信号の入力処
理において外部から誘導等による雑音信号を除去し、真
の論理出力とするようにした雑音除去回路を提供するこ
とにある。

【０００７】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る雑音除去回路は、信号入力を一定時間
遅延させる遅延回路と、信号入力と前記遅延回路出力と
の論理和をとる論理和回路と、信号入力と前記遅延回路
出力との論理積をとる論理積回路と、前記論理和回路の
出力と前記論理積回路の出力とから特定の値を出力する
記憶回路とを有するものである。

【０００８】また、前記遅延回路は、複数の論理反転又
は非反転素子により構成してあり、前記記憶回路は、Ｒ
Ｓ（セットリセット）タイプフリップフロップにより構
成され、前記論理和回路の出力が論理０である場合に論
理０を出力し、前記論理積回路出力が論理１である場合
に論理１を出力するように構成したものである。

【０００９】

【作用】図１に示すように、信号入力１と、その信号を
一定時間遅延させる遅延回路２の出力との論理和及び論
理積をとり、その論理和，論理積の各出力６，７をフリ
ップフロップ等にて構成された記憶回路に接続すること
によって、特定の値を出力するようにした。

【００１０】この構成によって同じ論理レベルの継続性
を判定し、断続的な雑音信号について除去する。すなわ
ち、論理和出力６，論理積出力７が、ともに同じ論理レ
ベルの時にのみ信号として認め、雑音での瞬間的変化に
反応しないように構成することで、雑音を除去するよう
にした。

【００１１】

【実施例】以下、本発明の一実施例を図により説明す
る。図１は、本発明の一実施例を示すブロック図であ
る。

【００１２】図１において、本実施例に係る雑音除去回
路は、信号入力１を一定時間遅延させる遅延回路２と、
遅延回路２の出力３と信号入力１との論理和をとる論理
和回路４と、遅延回路２の出力３と信号入力１との論理
積をとる論理積回路５と、論理和回路４の出力６と論理
積回路５の出力７とから特定の値を出力する記憶回路か
ら構成されており、遅延回路２により同じ論理レベルの
継続性を判定し、断続的な雑音について除去するように
したものである。

【００１３】遅延回路２は、複数の論理反転又は非反転
素子により構成してある。

【００１４】記憶回路は、ＲＳ（セットリセット）タイ
プフリップフロップ８から構成され、論理和回路４の出
力６が論理０である場合に論理０を出力し、論理積回路
５の出力７が論理１である場合に論理１を出力するよう
に構成してある。

【００１５】（１）信号入力１が論理レベル１の状態に
て雑音が入力されると（図２の（ア）の状態）、複数の
バッファ素子により構成された遅延回路２の出力３に
は、雑音入力時間より長い一定時間遅れた信号が出力さ
れる。その遅延出力３と信号入力１との論理和出力６
は、論理レベル１を継続したままとなる。一方、論理積
出力７は雑音信号とその遅延出力の影響を受けた論理積
出力７となる。この２つの信号に対し、ＮＡＮＤ２個に
よるフリップフロップ８を基本として構成された記憶回
路は、論理積出力７の信号変化にもかかわらず、同一値
（論理レベル１）を雑音除去出力（記憶回路出力）９に
出力し続ける。

【００１６】（２）信号入力１が論理レベル１から０に
変化した場合（図２の（イ）の状態）、遅延回路出力３
が論理レベル０となると、論理和出力６は、論理レベル
０となり、その結果、記憶回路８では記憶論理の反転が
行なわれ、雑音除去出力（記憶回路出力）９は論理レベ
ル０を出力する。

【００１７】（３）信号入力１が論理レベル０の状態に
て雑音が入力されると（図２の（ウ）の状態）、遅延回
路出力３と信号入力１との論理和出力６は、雑音信号と
その遅延出力の影響を受けた論理和出力６となる。しか
し論理積出力７は、論理レベル０を継続したままとな
る。この論理和出力６と論理積出力７に対し、記憶回路
８では記憶論理の保持が行なわれ、雑音除去出力（記憶
回路出力）９は論理レベル０を出力し続ける。

【００１８】以上のように本回路により、雑音を除去す
ることができる。

【００１９】

【発明の効果】以上説明したように本発明によれば、全
て論理素子にて容易に構成が可能となる。さらに、請求
項２に示すものは、回路構成が簡単なため、予め集積回
路の入力部として付加しておいても、規模的に負担とな
らず、またＰＡＬ（プログラマブルアレイロジック）で
も構成可能であるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】図１に示した実施例の動作信号波形図である。

【図３】従来例を示すブロック図である。

【図４】図３に示した回路例での動作信号波形図であ
る。

【符号の説明】

１ 信号入力 ２ 遅延回路 ４ 論理和回路 ５ 論理積回路 ８ フリップフロップ（記憶回路）

Claims (2)

【特許請求の範囲】
1. 【請求項１】 信号入力を一定時間遅延させる遅延回路
   と、 信号入力と前記遅延回路出力との論理和をとる論理和回
   路と、 信号入力と前記遅延回路出力との論理積をとる論理積回
   路と、 前記論理和回路の出力と前記論理積回路の出力とから特
   定の値を出力する記憶回路とを有することを特徴とする
   雑音除去回路。
2. 【請求項２】 前記遅延回路は、複数の論理反転又は非
   反転素子により構成してあり、 前記記憶回路は、ＲＳ（セットリセット）タイプフリッ
   プフロップにより構成され、 前記論理和回路の出力が論理０である場合に論理０を出
   力し、前記論理積回路出力が論理１である場合に論理１
   を出力するように構成したことを特徴とする請求項１に
   記載の雑音除去回路。