JPH052484A - スーパースカラプロセツサ - Google Patents
スーパースカラプロセツサInfo
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- JPH052484A JPH052484A JP3151867A JP15186791A JPH052484A JP H052484 A JPH052484 A JP H052484A JP 3151867 A JP3151867 A JP 3151867A JP 15186791 A JP15186791 A JP 15186791A JP H052484 A JPH052484 A JP H052484A
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Abstract
(57)【要約】
【目的】 この発明の目的は、処理速度のより向上され
たスーパースカラプロセッサを提供することである。 【構成】 １サイクル毎に命令キャッシュ１から複数の
命令が読出されて第２のシフトレジスタＳＲ２に一時的
に記憶される。第２のシフトレジスタＳＲ２に記憶され
た命令は、命令レジスタＩＲ０〜ＩＲ３の空いた位置に
転送されてフェッチされる。命令デコーダ３は、命令レ
ジスタＩＲ０〜ＩＲ３に記憶された命令の中から並列的
に処理可能な命令を選択して処理ユニット４〜７のいず
れかに出力する。命令レジスタの空き数を示すＮＵＭ信
号に基づいてセレクタ制御回路１２が各セレクタ１００
〜１０３，２００〜２０３の選択状態を制御する。これ
によって、第２のシフトレジスタＳＲ２に記憶された命
令は、空きの生じた命令レジスタのみに転送される。こ
のように、命令レジスタの空き部分には、毎サイクルご
とに新たな命令が補充される。
たスーパースカラプロセッサを提供することである。 【構成】 １サイクル毎に命令キャッシュ１から複数の
命令が読出されて第２のシフトレジスタＳＲ２に一時的
に記憶される。第２のシフトレジスタＳＲ２に記憶され
た命令は、命令レジスタＩＲ０〜ＩＲ３の空いた位置に
転送されてフェッチされる。命令デコーダ３は、命令レ
ジスタＩＲ０〜ＩＲ３に記憶された命令の中から並列的
に処理可能な命令を選択して処理ユニット４〜７のいず
れかに出力する。命令レジスタの空き数を示すＮＵＭ信
号に基づいてセレクタ制御回路１２が各セレクタ１００
〜１０３，２００〜２０３の選択状態を制御する。これ
によって、第２のシフトレジスタＳＲ２に記憶された命
令は、空きの生じた命令レジスタのみに転送される。こ
のように、命令レジスタの空き部分には、毎サイクルご
とに新たな命令が補充される。
Description
【０００１】
【産業上の利用分野】この発明は、スーパースカラプロ
セッサに関し、より特定的には、並列に設けられた複数
の処理ユニットによって複数の命令を並列的に実行可能
なプロセッサシステムに関する。
セッサに関し、より特定的には、並列に設けられた複数
の処理ユニットによって複数の命令を並列的に実行可能
なプロセッサシステムに関する。
【０００２】
【従来の技術】スーパースカラプロセッサは、スーパー
スカラ方式と呼ばれる並列処理機構を内蔵した高性能の
マイクロプロセッサであり、たとえばＳ．ＭｃＧｅａｄ
ｙ“Ｔｈｅ ｉ９６０ＣＡ ＳｕｐｅｒＳｃａｌａｒ
Ｉｍｐｌｅｍｅｎｔａｔｉｏｎｏｆ ｔｈｅ ８０９６
０ Ａｒｃｈｉｔｅｃｔｕｒｅ”，ＣＯＭＰＣＯＮ１９
９０ ＩＥＥＥ ｐ．１６６〜１７２やＲａｎｄｙ
Ｄ．Ｇｒｏｖｅｓ“Ａｎ ＩＢＭ Ｓｅｃｏｎｄ Ｇｅ
ｎｅｒａｔｉｏｎ ＲＩＳＣ Ｐｒｏｃｅｓｓｏｒ Ａ
ｒｃｈｉｔｅｃｔｕｒｅ”，ＣＯＭＰＣＯＮ １９９０
ＩＥＥＥ ｐ．１６６〜１７２に示されている。スー
パースカラ方式では、並列的に設けられた複数の処理ユ
ニットが複数の命令を並列的に処理する。スーパースカ
ラプロセッサは、命令メモリから同時に複数の命令をフ
ェッチし、デコードを実行する。デコードした命令の中
から並列的に処理ができる命令を選んで、処理ユニット
に出力する。
スカラ方式と呼ばれる並列処理機構を内蔵した高性能の
マイクロプロセッサであり、たとえばＳ．ＭｃＧｅａｄ
ｙ“Ｔｈｅ ｉ９６０ＣＡ ＳｕｐｅｒＳｃａｌａｒ
Ｉｍｐｌｅｍｅｎｔａｔｉｏｎｏｆ ｔｈｅ ８０９６
０ Ａｒｃｈｉｔｅｃｔｕｒｅ”，ＣＯＭＰＣＯＮ１９
９０ ＩＥＥＥ ｐ．１６６〜１７２やＲａｎｄｙ
Ｄ．Ｇｒｏｖｅｓ“Ａｎ ＩＢＭ Ｓｅｃｏｎｄ Ｇｅ
ｎｅｒａｔｉｏｎ ＲＩＳＣ Ｐｒｏｃｅｓｓｏｒ Ａ
ｒｃｈｉｔｅｃｔｕｒｅ”，ＣＯＭＰＣＯＮ １９９０
ＩＥＥＥ ｐ．１６６〜１７２に示されている。スー
パースカラ方式では、並列的に設けられた複数の処理ユ
ニットが複数の命令を並列的に処理する。スーパースカ
ラプロセッサは、命令メモリから同時に複数の命令をフ
ェッチし、デコードを実行する。デコードした命令の中
から並列的に処理ができる命令を選んで、処理ユニット
に出力する。
【０００３】上記のようなスーパースカラプロセッサ
は、従来の通常のマイクロプロセッサに比べて、格段に
処理性能の向上が図れるため、種々の用途への適用が期
待されている。
は、従来の通常のマイクロプロセッサに比べて、格段に
処理性能の向上が図れるため、種々の用途への適用が期
待されている。
【０００４】図４に、スーパースカラプロセッサの一般
的な構成を示す。図において、命令メモリ１には、処理
すべき複数の命令が記憶されている。命令フェッチ回路
２は、命令メモリ１から同時に複数の命令（たとえば４
つの命令）を読出してフェッチする。命令デコーダ３
は、命令フェッチ回路２にフェッチされた複数の命令を
デコードし、並列的に処理可能な命令を選んで処理ユニ
ット４〜７に出力する。処理ユニット４〜７は、たとえ
ばパイプライン構造を有し、それぞれが与えられた命令
を独立的に実行する。処理ユニット４〜７における各処
理内容は、任意であってよいが、図４では、処理ユニッ
ト４および５が整数演算ユニットとして構成され、処理
ユニット６がデータメモリ８へのロードあるいはストア
を実行するユニットとして構成され、処理ユニット７が
浮動小数点演算ユニットとして構成されている。データ
メモリ８は、データを格納するメモリである。
的な構成を示す。図において、命令メモリ１には、処理
すべき複数の命令が記憶されている。命令フェッチ回路
２は、命令メモリ１から同時に複数の命令（たとえば４
つの命令）を読出してフェッチする。命令デコーダ３
は、命令フェッチ回路２にフェッチされた複数の命令を
デコードし、並列的に処理可能な命令を選んで処理ユニ
ット４〜７に出力する。処理ユニット４〜７は、たとえ
ばパイプライン構造を有し、それぞれが与えられた命令
を独立的に実行する。処理ユニット４〜７における各処
理内容は、任意であってよいが、図４では、処理ユニッ
ト４および５が整数演算ユニットとして構成され、処理
ユニット６がデータメモリ８へのロードあるいはストア
を実行するユニットとして構成され、処理ユニット７が
浮動小数点演算ユニットとして構成されている。データ
メモリ８は、データを格納するメモリである。
【０００５】上記のごとく、図４に示すスーパースカラ
プロセッサは、複数の命令を同時に並列的に実行できる
ため、通常のマイクロプロセッサに比べて処理速度の向
上が図れる。
プロセッサは、複数の命令を同時に並列的に実行できる
ため、通常のマイクロプロセッサに比べて処理速度の向
上が図れる。
【０００６】図４に示すスーパースカラプロセッサは、
図示しないクロック信号に同期して、クロック信号の１
サイクル毎に動作を実行する。図５は、連続する４つの
サイクルにおける図４のスーパースカラプロセッサの命
令フェッチおよび命令出力状況の一例を示す図である。
以下、この図５を参照して、図４に示すスーパースカラ
プロセッサの動作の一例を説明する。
図示しないクロック信号に同期して、クロック信号の１
サイクル毎に動作を実行する。図５は、連続する４つの
サイクルにおける図４のスーパースカラプロセッサの命
令フェッチおよび命令出力状況の一例を示す図である。
以下、この図５を参照して、図４に示すスーパースカラ
プロセッサの動作の一例を説明する。
【０００７】（１） サイクル１ サイクル１では、命令フェッチ回路２は命令メモリ１か
ら４つの命令１〜４を順番に読出してフェッチする。命
令フェッチ回路２にフェッチされた４つの命令１〜４は
命令デコーダ３によってデコードされる。このとき、命
令１と並列的に処理し得る他の命令がなかったとする
と、命令デコーダ３は命令フェッチ回路２に最初にフェ
ッチされた命令１のみを取出して処理ユニット４〜７の
いずれかに出力する。命令デコーダ３によって出力され
る命令の番号の下には下線が引かれている。
ら４つの命令１〜４を順番に読出してフェッチする。命
令フェッチ回路２にフェッチされた４つの命令１〜４は
命令デコーダ３によってデコードされる。このとき、命
令１と並列的に処理し得る他の命令がなかったとする
と、命令デコーダ３は命令フェッチ回路２に最初にフェ
ッチされた命令１のみを取出して処理ユニット４〜７の
いずれかに出力する。命令デコーダ３によって出力され
る命令の番号の下には下線が引かれている。
【０００８】（２） サイクル２ サイクル２では、命令デコーダ３によって命令２と３と
が並列的に処理可能な命令であると判定される。そし
て、命令デコーダ３は、命令フェッチ回路２から命令２
および３を取出して、それぞれ処理ユニット４〜７のい
ずれかに出力する。
が並列的に処理可能な命令であると判定される。そし
て、命令デコーダ３は、命令フェッチ回路２から命令２
および３を取出して、それぞれ処理ユニット４〜７のい
ずれかに出力する。
【０００９】（３） サイクル３ サイクル３では、命令フェッチ回路２に命令４のみが残
っているため、命令デコーダ３は命令フェッチ回路２か
ら命令４を取出して処理ユニット７に出力する。
っているため、命令デコーダ３は命令フェッチ回路２か
ら命令４を取出して処理ユニット７に出力する。
【００１０】（４） サイクル４ サイクル４では、命令フェッチ回路２は命令メモリ１か
ら新たな４つの命令５〜８を順次読出してフェッチす
る。このとき、命令デコーダ３は、命令フェッチ回路２
にフェッチされた命令のうち、命令５および６が並列的
に処理可能であると判定し、これら命令５および６をそ
れぞれ処理ユニット４〜７のいずれかに出力する。
ら新たな４つの命令５〜８を順次読出してフェッチす
る。このとき、命令デコーダ３は、命令フェッチ回路２
にフェッチされた命令のうち、命令５および６が並列的
に処理可能であると判定し、これら命令５および６をそ
れぞれ処理ユニット４〜７のいずれかに出力する。
【００１１】
【発明が解決しようとする課題】上記のごとく、図４に
示すスーパースカラプロセッサでは、命令フェッチ回路
２は、そこにフェッチされたすべての命令が命令デコー
ダ３によって処理ユニットに出力されるまで、命令メモ
リ１から新たな命令をフェッチすることができない。そ
のため、命令デコーダ３は、４命令単位で各命令間の関
連性を判定することになる。たとえば、命令４と命令５
および６とが並列的に実行可能であったとしても、命令
４と命令５および６とはそれぞれ別のサイクルで処理ユ
ニットに出力されてしまう。これでは、処理ユニット４
〜７の並列処理能力を十分に活用することができず、処
理速度の大幅な向上は望めない。
示すスーパースカラプロセッサでは、命令フェッチ回路
２は、そこにフェッチされたすべての命令が命令デコー
ダ３によって処理ユニットに出力されるまで、命令メモ
リ１から新たな命令をフェッチすることができない。そ
のため、命令デコーダ３は、４命令単位で各命令間の関
連性を判定することになる。たとえば、命令４と命令５
および６とが並列的に実行可能であったとしても、命令
４と命令５および６とはそれぞれ別のサイクルで処理ユ
ニットに出力されてしまう。これでは、処理ユニット４
〜７の並列処理能力を十分に活用することができず、処
理速度の大幅な向上は望めない。
【００１２】それゆえに、この発明の目的は、処理速度
がより一層向上されたスーパースカラプロセッサを提供
することである。
がより一層向上されたスーパースカラプロセッサを提供
することである。
【００１３】
【課題を解決するための手段】この発明にかかるスーパ
ースカラプロセッサは、サイクリックに動作するもので
あって、複数の処理ユニットと、命令記憶手段と、フェ
ッチ手段と、デコード手段と、空数検出手段と、制御手
段とを備えている。各処理ユニットは並列的に設けら
れ、複数の命令を並列的に実行可能である。命令記憶手
段は、処理すべき複数の命令を記憶している。フェッチ
手段は複数のレジスタを有し、命令記憶手段から複数の
命令をフェッチして各レジスタに記憶する。デコード手
段は、フェッチ手段の各レジスタに記憶された命令を各
サイクルごとにデコードして、並列に実行し得る命令を
選択して処理ユニットに同時に出力する。空数検出手段
は、フェッチ手段における空レジスタの数を各サイクル
ごとに検出する。制御手段は、空数検出手段の検出結果
に応答して、フェッチ手段が命令記憶手段からフェッチ
する命令の数を各サイクルごとに制御する。
ースカラプロセッサは、サイクリックに動作するもので
あって、複数の処理ユニットと、命令記憶手段と、フェ
ッチ手段と、デコード手段と、空数検出手段と、制御手
段とを備えている。各処理ユニットは並列的に設けら
れ、複数の命令を並列的に実行可能である。命令記憶手
段は、処理すべき複数の命令を記憶している。フェッチ
手段は複数のレジスタを有し、命令記憶手段から複数の
命令をフェッチして各レジスタに記憶する。デコード手
段は、フェッチ手段の各レジスタに記憶された命令を各
サイクルごとにデコードして、並列に実行し得る命令を
選択して処理ユニットに同時に出力する。空数検出手段
は、フェッチ手段における空レジスタの数を各サイクル
ごとに検出する。制御手段は、空数検出手段の検出結果
に応答して、フェッチ手段が命令記憶手段からフェッチ
する命令の数を各サイクルごとに制御する。
【００１４】
【作用】この発明においては、フェッチ手段における空
レジスタの数を各サイクルごとに検出し、その検出され
た数に応じて、フェッチ手段が命令記憶手段からフェッ
チする命令の数を各サイクルごとに制御するようにして
いる。これによって、フェッチ手段は、そこにフェッチ
されたすべての命令が処理ユニットに出力されることを
待つことなく、次の命令を命令記憶手段からフェッチす
ることができる。その結果、デコード手段によりデコー
ドされる各サイクルごとの命令数が増加し、並列出力さ
れる命令の数を増やすことができる。したがって、複数
の処理ユニットを効率よく稼働させることができ、より
一層の処理速度の向上を図ることができる。
レジスタの数を各サイクルごとに検出し、その検出され
た数に応じて、フェッチ手段が命令記憶手段からフェッ
チする命令の数を各サイクルごとに制御するようにして
いる。これによって、フェッチ手段は、そこにフェッチ
されたすべての命令が処理ユニットに出力されることを
待つことなく、次の命令を命令記憶手段からフェッチす
ることができる。その結果、デコード手段によりデコー
ドされる各サイクルごとの命令数が増加し、並列出力さ
れる命令の数を増やすことができる。したがって、複数
の処理ユニットを効率よく稼働させることができ、より
一層の処理速度の向上を図ることができる。
【００１５】
【実施例】図１は、この発明の一実施例の構成を示すブ
ロック図である。図において、この実施例のスーパース
カラプロセッサは、命令キャッシュ１と、プログラムカ
ウンタ９と、第１のシフトレジスタＳＲ１と、第２のシ
フトレジスタＳＲ２と、命令選択用のセレクタ１００〜
１０３と、フラグ選択用のセレクタ２００〜２０３と、
命令レジスタＩＲ０〜ＩＲ３と、フラグレジスタＦＲ０
〜ＦＲ３と、命令デコーダ３と、処理ユニット４〜７
と、セレクタ３００と、加算器１０と空数レジスタ１１
と、セレクタ制御回路１２とを備えている。
ロック図である。図において、この実施例のスーパース
カラプロセッサは、命令キャッシュ１と、プログラムカ
ウンタ９と、第１のシフトレジスタＳＲ１と、第２のシ
フトレジスタＳＲ２と、命令選択用のセレクタ１００〜
１０３と、フラグ選択用のセレクタ２００〜２０３と、
命令レジスタＩＲ０〜ＩＲ３と、フラグレジスタＦＲ０
〜ＦＲ３と、命令デコーダ３と、処理ユニット４〜７
と、セレクタ３００と、加算器１０と空数レジスタ１１
と、セレクタ制御回路１２とを備えている。
【００１６】命令メモリとしての命令キャッシュ１は、
複数の命令を記憶している。プログラムカウンタ９は、
１サイクルの間に命令キャッシュ１からフェッチする４
命令の最初のアドレスを保持している。プログラムカウ
ンタ９は、１サイクルの間に４回カウント動作を行なう
ことにより、４つの命令のアドレスを命令キャッシュ１
に与える。これによって、命令キャッシュ１から１サイ
クルごとに４つの命令が読出される。プログラムカウン
タ９に保持されるアドレスの内容は、スーパースカラプ
ロセッサシステムの要求に応じて変更される。プログラ
ムカウンタ９から与えられるアドレスに対応する命令が
命令キャッシュ１内に存在しない場合は、図示しない外
部メモリがアクセスされる。外部メモリから読出された
命令は、命令キャッシュ１に転送されてそこに書込まれ
る。外部メモリから命令キャッシュ１への命令の転送に
は、通常数サイクル分かかる。命令を転送しているサイ
クルの間、命令キャッシュ１は命令を出力しない。した
がって、この間は命令キャッシュ１から命令をフェッチ
することができない。命令キャッシュ１は、命令が読出
されたサイクルにおいてはＩＣＲ信号を論理１とし、命
令が読出されなかったサイクルにおいてはＩＣＲ信号を
論理０とする。ＩＣＲ信号は、セレクタ２００〜２０３
の各Ｂ端子に与えられるとともに、セレクタ３００に制
御信号として与えられる。
複数の命令を記憶している。プログラムカウンタ９は、
１サイクルの間に命令キャッシュ１からフェッチする４
命令の最初のアドレスを保持している。プログラムカウ
ンタ９は、１サイクルの間に４回カウント動作を行なう
ことにより、４つの命令のアドレスを命令キャッシュ１
に与える。これによって、命令キャッシュ１から１サイ
クルごとに４つの命令が読出される。プログラムカウン
タ９に保持されるアドレスの内容は、スーパースカラプ
ロセッサシステムの要求に応じて変更される。プログラ
ムカウンタ９から与えられるアドレスに対応する命令が
命令キャッシュ１内に存在しない場合は、図示しない外
部メモリがアクセスされる。外部メモリから読出された
命令は、命令キャッシュ１に転送されてそこに書込まれ
る。外部メモリから命令キャッシュ１への命令の転送に
は、通常数サイクル分かかる。命令を転送しているサイ
クルの間、命令キャッシュ１は命令を出力しない。した
がって、この間は命令キャッシュ１から命令をフェッチ
することができない。命令キャッシュ１は、命令が読出
されたサイクルにおいてはＩＣＲ信号を論理１とし、命
令が読出されなかったサイクルにおいてはＩＣＲ信号を
論理０とする。ＩＣＲ信号は、セレクタ２００〜２０３
の各Ｂ端子に与えられるとともに、セレクタ３００に制
御信号として与えられる。
【００１７】命令キャッシュ１から読出された４つの命
令は、一旦第２のシフトレジスタＳＲ２に記憶される。
第２のシフトレジスタＳＲ２は、それぞれが１命令を記
憶し得る単位レジスタを４つ縦続接続して構成されてい
る。第２のシフトレジスタＳＲ２は、記憶した命令を所
定量だけ右へシフトした後、各単位レジスタの記憶内容
を並列に出力する。第２のシフトレジスタＳＲ２のシフ
ト量は、セレクタ３００から与えられるＮＵＭ信号によ
って制御される。このシフト動作によって、不要な命令
が除去され、命令レジスタＩＲ０〜ＩＲ３の空き数に対
応する数だけの命令が残される。第２のシフトレジスタ
ＳＲ２の各単位レジスタからの並列出力は、セレクタ１
００〜１０３の各ｂ端子に与えられる。
令は、一旦第２のシフトレジスタＳＲ２に記憶される。
第２のシフトレジスタＳＲ２は、それぞれが１命令を記
憶し得る単位レジスタを４つ縦続接続して構成されてい
る。第２のシフトレジスタＳＲ２は、記憶した命令を所
定量だけ右へシフトした後、各単位レジスタの記憶内容
を並列に出力する。第２のシフトレジスタＳＲ２のシフ
ト量は、セレクタ３００から与えられるＮＵＭ信号によ
って制御される。このシフト動作によって、不要な命令
が除去され、命令レジスタＩＲ０〜ＩＲ３の空き数に対
応する数だけの命令が残される。第２のシフトレジスタ
ＳＲ２の各単位レジスタからの並列出力は、セレクタ１
００〜１０３の各ｂ端子に与えられる。
【００１８】セレクタ１００〜１０３の各ａ端子には、
第１のシフトレジスタＳＲ１に記憶された命令が与えら
れる。セレクタ２００〜２０３の各ａ端子には、第１の
シフトレジスタＳＲ１に記憶されたフラグが与えられ
る。各セレクタ１００〜１０３，２００〜２０３におけ
る選択はセレクタ制御回路１２によって制御される。セ
レクタ制御回路１２は、セレクタ３００からのＮＵＭ信
号に基づいて、各セレクタでの選択状態を制御する。
第１のシフトレジスタＳＲ１に記憶された命令が与えら
れる。セレクタ２００〜２０３の各ａ端子には、第１の
シフトレジスタＳＲ１に記憶されたフラグが与えられ
る。各セレクタ１００〜１０３，２００〜２０３におけ
る選択はセレクタ制御回路１２によって制御される。セ
レクタ制御回路１２は、セレクタ３００からのＮＵＭ信
号に基づいて、各セレクタでの選択状態を制御する。
【００１９】セレクタ１００〜１０３の出力は、それぞ
れ、命令レジスタＩＲ０〜ＩＲ３に与えられる。セレク
タ２００〜２０３の出力は、それぞれ、フラグレジスタ
ＦＲ０〜ＦＲ３に与えられる。命令デコーダ３は、命令
レジスタＩＲ０〜ＩＲ３に記憶された命令をデコードす
ることにより、並列的に処理し得る命令を選択して処理
ユニット４〜７に出力する。このとき、命令デコーダ３
は、フラグレジスタＦＲ０〜ＦＲ３に記憶されているフ
ラグを参照し、有効な命令のみをデコードの対象とす
る。その後、命令デコーダ３は、命令レジスタＩＲ０〜
ＩＲ３およびフラグレジスタＦＲ０〜ＦＲ３に記憶され
ているデータを第１のシフトレジスタＳＲ１に転送する
とともに、ＣＮＴ信号を出力する。ＣＮＴ信号は、命令
デコーダ３によって処理ユニット４〜６に出力された命
令の数を表わす信号である。なお、命令デコーダ３は、
処理ユニット４〜７のいずれかの動作が停止していると
き、処理ユニット４〜７からのＢＵＳＹ信号に応答し
て、デコード動作を停止する。処理ユニットの動作が停
止する原因としては、たとえば処理ユニット６において
データメモリからなかなかデータが送られてこず、次の
処理へ進めない場合等が考えられる。
れ、命令レジスタＩＲ０〜ＩＲ３に与えられる。セレク
タ２００〜２０３の出力は、それぞれ、フラグレジスタ
ＦＲ０〜ＦＲ３に与えられる。命令デコーダ３は、命令
レジスタＩＲ０〜ＩＲ３に記憶された命令をデコードす
ることにより、並列的に処理し得る命令を選択して処理
ユニット４〜７に出力する。このとき、命令デコーダ３
は、フラグレジスタＦＲ０〜ＦＲ３に記憶されているフ
ラグを参照し、有効な命令のみをデコードの対象とす
る。その後、命令デコーダ３は、命令レジスタＩＲ０〜
ＩＲ３およびフラグレジスタＦＲ０〜ＦＲ３に記憶され
ているデータを第１のシフトレジスタＳＲ１に転送する
とともに、ＣＮＴ信号を出力する。ＣＮＴ信号は、命令
デコーダ３によって処理ユニット４〜６に出力された命
令の数を表わす信号である。なお、命令デコーダ３は、
処理ユニット４〜７のいずれかの動作が停止していると
き、処理ユニット４〜７からのＢＵＳＹ信号に応答し
て、デコード動作を停止する。処理ユニットの動作が停
止する原因としては、たとえば処理ユニット６において
データメモリからなかなかデータが送られてこず、次の
処理へ進めない場合等が考えられる。
【００２０】命令デコーダ３から出力されるＣＮＴ信号
は、第１のシフトレジスタＳＲ１，セレクタ３００およ
び加算器１０に与えられる。第１のシフトレジスタＳＲ
１は、命令デコーダ３から転送されてきた命令およびフ
ラグを、ＣＮＴ信号に対応する数だけ左方向へシフトす
る。このシフト動作によって、前回のサイクルにおいて
処理ユニットに出力されなかった命令が左に詰められ
る。シフト動作後、第１のシフトレジスタＳＲ１はそこ
に記憶されている命令およびフラグをセレクタ１００〜
１０３および２００〜２０３に出力する。
は、第１のシフトレジスタＳＲ１，セレクタ３００およ
び加算器１０に与えられる。第１のシフトレジスタＳＲ
１は、命令デコーダ３から転送されてきた命令およびフ
ラグを、ＣＮＴ信号に対応する数だけ左方向へシフトす
る。このシフト動作によって、前回のサイクルにおいて
処理ユニットに出力されなかった命令が左に詰められ
る。シフト動作後、第１のシフトレジスタＳＲ１はそこ
に記憶されている命令およびフラグをセレクタ１００〜
１０３および２００〜２０３に出力する。
【００２１】セレクタ３００は、命令キャッシュ１から
のＩＣＲ信号に応答して、命令デコーダ３からのＣＮＴ
信号と加算器１０の出力とのいずれかを選択してＮＵＭ
信号を出力する。ＮＵＭ信号は、命令レジスタＩＲ０〜
ＩＲ３の空き数を示すものである。ＮＵＭ信号は、前述
のように第２のシフトレジスタＳＲ２，セレクタ制御回
路１２に与えられるとともに、空数レジスタ１１に与え
られる。空数レジスタ１１は、ＮＵＭ信号を、一時的に
記憶する。空数レジスタ１１の出力ＲＥＧは、加算器１
０に与えられる。加算器１０は、命令デコーダ３からの
ＣＮＴ信号と空数レジスタ１１の出力ＲＥＧとを加算す
る。
のＩＣＲ信号に応答して、命令デコーダ３からのＣＮＴ
信号と加算器１０の出力とのいずれかを選択してＮＵＭ
信号を出力する。ＮＵＭ信号は、命令レジスタＩＲ０〜
ＩＲ３の空き数を示すものである。ＮＵＭ信号は、前述
のように第２のシフトレジスタＳＲ２，セレクタ制御回
路１２に与えられるとともに、空数レジスタ１１に与え
られる。空数レジスタ１１は、ＮＵＭ信号を、一時的に
記憶する。空数レジスタ１１の出力ＲＥＧは、加算器１
０に与えられる。加算器１０は、命令デコーダ３からの
ＣＮＴ信号と空数レジスタ１１の出力ＲＥＧとを加算す
る。
【００２２】以下に、図１に示す実施例のより詳細な動
作を説明する。まず、命令レジスタＩＲ０〜ＩＲ３の空
き数の検出方法を説明する。今、あるサイクルにおい
て、命令レジスタＩＲ０〜ＩＲ３の空いたところに命令
キャッシュ１から新たな命令をフェッチできた場合、そ
のサイクルでの命令レジスタの空き数ＮＵＭは、そのサ
イクルにおいて命令デコーダ３によって命令レジスタか
ら処理ユニットに出力された命令の数ＣＮＴと等しくな
る。すなわち、ＮＵＭ＝ＣＮＴとなる。命令キャッシュ
１から命令がフェッチできたときは、ＩＣＲ信号が論理
１となるので、セレクタ３００は、命令デコーダ３から
出力されるＣＮＴ信号（命令レジスタから処理ユニット
に転送された命令の数を示している）を選択してＮＵＭ
信号を出力する。したがって、ＮＵＭ信号は、命令レジ
スタの空き数と一致する。
作を説明する。まず、命令レジスタＩＲ０〜ＩＲ３の空
き数の検出方法を説明する。今、あるサイクルにおい
て、命令レジスタＩＲ０〜ＩＲ３の空いたところに命令
キャッシュ１から新たな命令をフェッチできた場合、そ
のサイクルでの命令レジスタの空き数ＮＵＭは、そのサ
イクルにおいて命令デコーダ３によって命令レジスタか
ら処理ユニットに出力された命令の数ＣＮＴと等しくな
る。すなわち、ＮＵＭ＝ＣＮＴとなる。命令キャッシュ
１から命令がフェッチできたときは、ＩＣＲ信号が論理
１となるので、セレクタ３００は、命令デコーダ３から
出力されるＣＮＴ信号（命令レジスタから処理ユニット
に転送された命令の数を示している）を選択してＮＵＭ
信号を出力する。したがって、ＮＵＭ信号は、命令レジ
スタの空き数と一致する。
【００２３】一方、別のサイクルにおいて、命令キャッ
シュ１から命令が読出せなかった場合、命令レジスタＩ
Ｒ０〜ＩＲ３には新たな命令がフェッチされない。その
ため、命令レジスタの空き数ＮＵＭは、前回のサイクル
における空き数ＲＥＧ（空数レジスタ１１に記憶されて
いる）と今回のサイクルで命令デコーダ３により命令レ
ジスタから処理ユニットに出力された命令の数ＣＮＴと
の和になる。すなわち、ＮＵＭ＝ＲＥＧ＋ＣＮＴとな
る。命令キャッシュ１から命令がフェッチできなかった
場合は、ＩＣＲ信号が論理０となるので、セレクタ３０
０は、加算器１０の出力を選択してＮＵＭ信号を出力す
る。加算器１０は、命令デコーダ３からのＣＮＴ信号と
空数レジスタ１１からのＲＥＧ信号とを加算する。した
がって、セレクタ３００から出力されるＮＵＭ信号は、
命令レジスタの空き数と一致する。
シュ１から命令が読出せなかった場合、命令レジスタＩ
Ｒ０〜ＩＲ３には新たな命令がフェッチされない。その
ため、命令レジスタの空き数ＮＵＭは、前回のサイクル
における空き数ＲＥＧ（空数レジスタ１１に記憶されて
いる）と今回のサイクルで命令デコーダ３により命令レ
ジスタから処理ユニットに出力された命令の数ＣＮＴと
の和になる。すなわち、ＮＵＭ＝ＲＥＧ＋ＣＮＴとな
る。命令キャッシュ１から命令がフェッチできなかった
場合は、ＩＣＲ信号が論理０となるので、セレクタ３０
０は、加算器１０の出力を選択してＮＵＭ信号を出力す
る。加算器１０は、命令デコーダ３からのＣＮＴ信号と
空数レジスタ１１からのＲＥＧ信号とを加算する。した
がって、セレクタ３００から出力されるＮＵＭ信号は、
命令レジスタの空き数と一致する。
【００２４】命令キャッシュ１から読出された命令のう
ち、命令レジスタＩＲ０〜ＩＲ３にストアされる命令の
数は、命令レジスタの空き数ＮＵＭである。つまり、空
きの生じた命令レジスタに命令が補充される。同じサイ
クルで命令キャッシュ１から読出された４つの命令は、
命令レジスタの空き数に一致する数まで削減された後、
セレクタ１００〜１０３を介して命令レジスタＩＲ０〜
ＩＲ３にストアされる。命令数の削減は、第２のシフト
レジスタＳＲ２において行なわれる。すなわち、第２の
シフトレジスタＳＲ２は、命令キャッシュ１から読出し
た４つの命令を、セレクタ３００からのＮＵＭ信号で示
される命令レジスタの空き数に対応する量だけシフトさ
せて、不要な命令を捨て去る。第２のシフトレジスタＳ
Ｒ２のより詳しい動作は、後述する。
ち、命令レジスタＩＲ０〜ＩＲ３にストアされる命令の
数は、命令レジスタの空き数ＮＵＭである。つまり、空
きの生じた命令レジスタに命令が補充される。同じサイ
クルで命令キャッシュ１から読出された４つの命令は、
命令レジスタの空き数に一致する数まで削減された後、
セレクタ１００〜１０３を介して命令レジスタＩＲ０〜
ＩＲ３にストアされる。命令数の削減は、第２のシフト
レジスタＳＲ２において行なわれる。すなわち、第２の
シフトレジスタＳＲ２は、命令キャッシュ１から読出し
た４つの命令を、セレクタ３００からのＮＵＭ信号で示
される命令レジスタの空き数に対応する量だけシフトさ
せて、不要な命令を捨て去る。第２のシフトレジスタＳ
Ｒ２のより詳しい動作は、後述する。
【００２５】命令キャッシュ１からフェッチされた命令
は、フェッチされた順番で処理ユニットにおいて処理さ
れなければならない。フェッチされた命令の処理の順序
性を保つためには、命令レジスタＩＲ０〜ＩＲ３に記憶
されている命令が、古くフェッチされた順番で並んでい
ることが好ましい。なぜならば、こうすることによって
どの命令レジスタに記憶されている命令が一番最初に処
理されなければならないかを命令デコーダ３が容易に判
断できるためである。命令レジスタＩＲ０〜ＩＲ３にお
ける各命令の順序性を保つために、第１のシフトレジス
タＳＲ１は、各サイクル毎に各命令レジスタに記憶され
ている命令の入換えを行なう。すなわち、第１のシフト
レジスタＳＲ１は、命令デコーダ３から受け取った命令
およびフラグを、命令デコーダ３からのＣＮＴ信号に対
応する量だけ左方向へシフトさせる。これによって、一
番古くフェッチされた命令およびそれに対応するフラグ
の位置が左端へ詰められる。このシフト動作の後、第１
のシフトレジスタＳＲ１の出力を各命令レジスタおよび
フラグレジスタに転送すれば、命令レジスタＩＲ０，フ
ラグレジスタＦＲ０には、最も古くフェッチされた命令
およびそれに対応するフラグが記憶されることになる。
さらに、（命令レジスタＩＲ１，フラグレジスタＦＲ
１），（命令レジスタＩＲ２，フラグレジスタＦＲ
２），（命令レジスタＩＲ３，フラグレジスタＦＲ３）
の順番で、より古い命令およびそれに対応るすフラグが
記憶されることになる。したがって、命令デコーダ３
は、常に左端の命令レジスタＩＲ０を起点として各命令
レジスタに記憶された命令の並列実行性を判断する。第
１のシフトレジスタＳＲ１のより詳細な動作は、後述す
る。
は、フェッチされた順番で処理ユニットにおいて処理さ
れなければならない。フェッチされた命令の処理の順序
性を保つためには、命令レジスタＩＲ０〜ＩＲ３に記憶
されている命令が、古くフェッチされた順番で並んでい
ることが好ましい。なぜならば、こうすることによって
どの命令レジスタに記憶されている命令が一番最初に処
理されなければならないかを命令デコーダ３が容易に判
断できるためである。命令レジスタＩＲ０〜ＩＲ３にお
ける各命令の順序性を保つために、第１のシフトレジス
タＳＲ１は、各サイクル毎に各命令レジスタに記憶され
ている命令の入換えを行なう。すなわち、第１のシフト
レジスタＳＲ１は、命令デコーダ３から受け取った命令
およびフラグを、命令デコーダ３からのＣＮＴ信号に対
応する量だけ左方向へシフトさせる。これによって、一
番古くフェッチされた命令およびそれに対応するフラグ
の位置が左端へ詰められる。このシフト動作の後、第１
のシフトレジスタＳＲ１の出力を各命令レジスタおよび
フラグレジスタに転送すれば、命令レジスタＩＲ０，フ
ラグレジスタＦＲ０には、最も古くフェッチされた命令
およびそれに対応するフラグが記憶されることになる。
さらに、（命令レジスタＩＲ１，フラグレジスタＦＲ
１），（命令レジスタＩＲ２，フラグレジスタＦＲ
２），（命令レジスタＩＲ３，フラグレジスタＦＲ３）
の順番で、より古い命令およびそれに対応るすフラグが
記憶されることになる。したがって、命令デコーダ３
は、常に左端の命令レジスタＩＲ０を起点として各命令
レジスタに記憶された命令の並列実行性を判断する。第
１のシフトレジスタＳＲ１のより詳細な動作は、後述す
る。
【００２６】図２は、図１に示す実施例の動作の一例を
示す図である。以下、この図２を参照して、図１に示す
実施例の動作の具体例を各サイクル別に説明する。
示す図である。以下、この図２を参照して、図１に示す
実施例の動作の具体例を各サイクル別に説明する。
【００２７】（１） サイクル１ サイクル１では、命令キャッシュ１から命令が読出され
ているので、ＩＣＲ信号は論理１となっている。このと
き、命令デコーダＩＲ０に記憶された命令１のみが、命
令デコーダ３によって処理ユニット４〜７のいずれかに
出力される。すなわち、他の命令２〜４は命令１と並列
処理ができないと判断されており、命令１のみが処理の
対象とされている。したがって、命令デコーダ３から出
力されるＣＮＴ信号の値は１となっている。ＩＣＲ信号
が論理１であるため、選択３００はＣＮＴ信号を選択し
てＮＵＭ信号を出力する。したがって、ＮＵＭ信号の値
は１となる。ＮＵＭ信号は空数レジスタ１１に記憶され
る。
ているので、ＩＣＲ信号は論理１となっている。このと
き、命令デコーダＩＲ０に記憶された命令１のみが、命
令デコーダ３によって処理ユニット４〜７のいずれかに
出力される。すなわち、他の命令２〜４は命令１と並列
処理ができないと判断されており、命令１のみが処理の
対象とされている。したがって、命令デコーダ３から出
力されるＣＮＴ信号の値は１となっている。ＩＣＲ信号
が論理１であるため、選択３００はＣＮＴ信号を選択し
てＮＵＭ信号を出力する。したがって、ＮＵＭ信号の値
は１となる。ＮＵＭ信号は空数レジスタ１１に記憶され
る。
【００２８】（２） サイクル２ 空数レジスタ１１には、前のサイクル（サイクル１）に
おける命令レジスタの空き数（１）が記憶されている。
サイクル２では、図２に示すように、前のサイクルで処
理ユニットに出力されなかった命令２，３，４が、第１
のシフトレジスタＳＲ１によって、それぞれ、命令レジ
スタＩＲ０，ＩＲ１，ＩＲ２に入換えられている。ま
た、このとき第２のシフトレジスタＳＲ２には、命令キ
ャッシュ１から読出した命令５，６，７，８が記憶され
ている。第２のシフトレジスタＳＲ２は、ＮＵＭ信号に
よって決定される回数（この場合は３回）だけシフト動
作を行なうことにより、命令６，７，８を削除し、命令
５のみを残す。この命令５は、セレクタ１０３を介して
命令レジスタＩＲ３に転送される。上記のようにサイク
ル２では、命令キャッシュ１から命令が読出されている
ので、ＩＣＲ信号は論理１となっている。一方、命令デ
コーダ３は、命令レジスタＩＲ０，ＩＲ１に記憶された
命令２，３が並列処理可能と判定し、これら命令２，３
を処理ユニット４〜７のいずれかに出力する。そのた
め、ＣＮＴ信号の値は２となっている。ＩＣＲ信号が論
理１であるため、セレクタ３００は、ＣＮＴ信号を選択
してＮＵＭ信号を出力する。したがって、ＮＵＭ信号の
値は２となる。ＮＵＭ信号は、空数レジスタ１１に記憶
される。
おける命令レジスタの空き数（１）が記憶されている。
サイクル２では、図２に示すように、前のサイクルで処
理ユニットに出力されなかった命令２，３，４が、第１
のシフトレジスタＳＲ１によって、それぞれ、命令レジ
スタＩＲ０，ＩＲ１，ＩＲ２に入換えられている。ま
た、このとき第２のシフトレジスタＳＲ２には、命令キ
ャッシュ１から読出した命令５，６，７，８が記憶され
ている。第２のシフトレジスタＳＲ２は、ＮＵＭ信号に
よって決定される回数（この場合は３回）だけシフト動
作を行なうことにより、命令６，７，８を削除し、命令
５のみを残す。この命令５は、セレクタ１０３を介して
命令レジスタＩＲ３に転送される。上記のようにサイク
ル２では、命令キャッシュ１から命令が読出されている
ので、ＩＣＲ信号は論理１となっている。一方、命令デ
コーダ３は、命令レジスタＩＲ０，ＩＲ１に記憶された
命令２，３が並列処理可能と判定し、これら命令２，３
を処理ユニット４〜７のいずれかに出力する。そのた
め、ＣＮＴ信号の値は２となっている。ＩＣＲ信号が論
理１であるため、セレクタ３００は、ＣＮＴ信号を選択
してＮＵＭ信号を出力する。したがって、ＮＵＭ信号の
値は２となる。ＮＵＭ信号は、空数レジスタ１１に記憶
される。
【００２９】（３） サイクル３ 空数レジスタ１１には、前のサイクル（サイクル２）に
おける命令レジスタの空き数（２）が記憶されている。
サイクル３では、図２に示すように、前のサイクルで処
理ユニットに出力されなかった命令４，５が、第１のシ
フトレジスタＳＲ１によって、それぞれ、命令レジスタ
ＩＲ０，ＩＲ１に入換えられている。また、命令キャッ
シュ１から読出されて第２のシフトレジスタＳＲ２に記
憶された４つの命令６，７，８，９のうち、命令６，７
のみがシフト動作によって残され、セレクタ１０２，１
０３を介して命令レジスタＩＲ２，ＩＲ３に転送され
る。このように、サイクル３では、命令キャッシュ１か
ら命令が読出されているので、ＩＣＲ信号は論理１とな
っている。一方、命令デコーダ３は、命令レジスタＩＲ
０，ＩＲ１に記憶された命令４，５が並列処理可能と判
定し、これら命令４，５を処理ユニット４〜７のいずれ
かに転送する。そのため、ＣＮＴ信号の値は２となって
いる。ＩＣＲ信号が論理１であるため、セレクタ３００
は、ＣＮＴ信号を選択してＮＵＭ信号を出力する。した
がって、ＮＵＭ信号の値は２となる。ＮＵＭ信号は、空
数レジスタ１１に記憶される。
おける命令レジスタの空き数（２）が記憶されている。
サイクル３では、図２に示すように、前のサイクルで処
理ユニットに出力されなかった命令４，５が、第１のシ
フトレジスタＳＲ１によって、それぞれ、命令レジスタ
ＩＲ０，ＩＲ１に入換えられている。また、命令キャッ
シュ１から読出されて第２のシフトレジスタＳＲ２に記
憶された４つの命令６，７，８，９のうち、命令６，７
のみがシフト動作によって残され、セレクタ１０２，１
０３を介して命令レジスタＩＲ２，ＩＲ３に転送され
る。このように、サイクル３では、命令キャッシュ１か
ら命令が読出されているので、ＩＣＲ信号は論理１とな
っている。一方、命令デコーダ３は、命令レジスタＩＲ
０，ＩＲ１に記憶された命令４，５が並列処理可能と判
定し、これら命令４，５を処理ユニット４〜７のいずれ
かに転送する。そのため、ＣＮＴ信号の値は２となって
いる。ＩＣＲ信号が論理１であるため、セレクタ３００
は、ＣＮＴ信号を選択してＮＵＭ信号を出力する。した
がって、ＮＵＭ信号の値は２となる。ＮＵＭ信号は、空
数レジスタ１１に記憶される。
【００３０】（４） サイクル４ 空数レジスタ１１には、前のサイクル（サイクル３）に
おける命令レジスタの空き数（２）が記憶されている。
サイクル４では、図２に示すように、前のサイクルで処
理ユニットに出力されなかった命令６，７が、第１のシ
フトレジスタＳＲ１によって、それぞれ、命令レジスタ
ＩＲ０，ＩＲ１に入換えられている。サイクル４では、
命令キャッシュ１から命令がなんらかの原因（たとえば
命令キャッシュ１内に読出すべき命令がなく外部メモリ
から命令を転送する必要がある場合）によって読出され
ていないため、ＩＣＲ信号は論理０となっている。ま
た、第２のシフトレジスタＳＲ２から命令レジスタには
命令が転送されない。そのため、命令レジスタＩＲ２，
ＩＲ３は空き状態、すなわち不定データが格納された状
態となっている。一方、命令デコーダ３は、命令レジス
タＩＲ０に記憶された命令６を単独で処理ユニット４〜
７のいずれかに出力する。すなわち、命令デコーダ３
は、命令レジスタＩＲ１に記憶された命令７が命令６と
並列処理不能と判断し、命令６のみを処理ユニットに出
力している。このとき、ＣＮＴ信号の値は１となってい
る。ＩＣＲ信号が論理０であるため、セレクタ３００は
加算器１０の出力を選択してＮＵＭ信号を出力する。こ
のとき、加算器１０は、ＣＮＴ信号の値（１）と空数レ
ジスタ１１の出力ＲＥＧの値（２）とを加算するため、
ＮＵＭ信号の値は３となる。ＮＵＭ信号は、空数レジス
タ１１に記憶される。
おける命令レジスタの空き数（２）が記憶されている。
サイクル４では、図２に示すように、前のサイクルで処
理ユニットに出力されなかった命令６，７が、第１のシ
フトレジスタＳＲ１によって、それぞれ、命令レジスタ
ＩＲ０，ＩＲ１に入換えられている。サイクル４では、
命令キャッシュ１から命令がなんらかの原因（たとえば
命令キャッシュ１内に読出すべき命令がなく外部メモリ
から命令を転送する必要がある場合）によって読出され
ていないため、ＩＣＲ信号は論理０となっている。ま
た、第２のシフトレジスタＳＲ２から命令レジスタには
命令が転送されない。そのため、命令レジスタＩＲ２，
ＩＲ３は空き状態、すなわち不定データが格納された状
態となっている。一方、命令デコーダ３は、命令レジス
タＩＲ０に記憶された命令６を単独で処理ユニット４〜
７のいずれかに出力する。すなわち、命令デコーダ３
は、命令レジスタＩＲ１に記憶された命令７が命令６と
並列処理不能と判断し、命令６のみを処理ユニットに出
力している。このとき、ＣＮＴ信号の値は１となってい
る。ＩＣＲ信号が論理０であるため、セレクタ３００は
加算器１０の出力を選択してＮＵＭ信号を出力する。こ
のとき、加算器１０は、ＣＮＴ信号の値（１）と空数レ
ジスタ１１の出力ＲＥＧの値（２）とを加算するため、
ＮＵＭ信号の値は３となる。ＮＵＭ信号は、空数レジス
タ１１に記憶される。
【００３１】（５） サイクル５ 空数レジスタ１１には、前のサイクル（サイクル４）に
おける命令レジスタの空き数（３）が記憶されている。
サイクル５では、図２に示すように、前のサイクルで処
理ユニットに出力されなかった命令７が、第１のシフト
レジスタＳＲ１によって、命令レジスタＩＲ０に移し換
えられている。このサイクル５では、命令キャッシュ１
から命令が読出されておらず、ＩＣＲ信号は論理０とな
っている。また、第２のシフトレジスタＳＲ２から命令
レジスタには命令が転送されていない。そのため、命令
レジスタＩＲ１〜ＩＲ３は、空き状態となっている。一
方、命令デコーダ３は、処理ユニットからのＢＵＳＹ信
号により、いずれかの処理ユニットで動作が停止してい
ると判定し、命令のデコード動作を停止する。したがっ
て、命令レジスタから処理ユニットへは命令が転送され
ない。
おける命令レジスタの空き数（３）が記憶されている。
サイクル５では、図２に示すように、前のサイクルで処
理ユニットに出力されなかった命令７が、第１のシフト
レジスタＳＲ１によって、命令レジスタＩＲ０に移し換
えられている。このサイクル５では、命令キャッシュ１
から命令が読出されておらず、ＩＣＲ信号は論理０とな
っている。また、第２のシフトレジスタＳＲ２から命令
レジスタには命令が転送されていない。そのため、命令
レジスタＩＲ１〜ＩＲ３は、空き状態となっている。一
方、命令デコーダ３は、処理ユニットからのＢＵＳＹ信
号により、いずれかの処理ユニットで動作が停止してい
ると判定し、命令のデコード動作を停止する。したがっ
て、命令レジスタから処理ユニットへは命令が転送され
ない。
【００３２】そのため、ＣＮＴ信号の値は０となってい
る。ＩＣＲ信号が論理０であるため、セレクタ３００は
加算器１０の出力を選択してＮＵＭ信号を出力する。こ
のとき、加算器１０はＣＮＴ信号の値（０）と空数レジ
スタ１１の出力ＲＥＧの値（３）とを加算するための、
ＮＵＭ信号の値は３となっている。ＮＵＭ信号は、空数
レジスタ１１に記憶される。
る。ＩＣＲ信号が論理０であるため、セレクタ３００は
加算器１０の出力を選択してＮＵＭ信号を出力する。こ
のとき、加算器１０はＣＮＴ信号の値（０）と空数レジ
スタ１１の出力ＲＥＧの値（３）とを加算するための、
ＮＵＭ信号の値は３となっている。ＮＵＭ信号は、空数
レジスタ１１に記憶される。
【００３３】（６） サイクル６ 空数レジスタ１１には、前のサイクル（サイクル６）に
おける命令レジスタの空き数（３）が記憶されている。
サイクル６では、命令キャッシュ１から命令８，９，１
０，１１が読出されて第２のシフトレジスタＳＲ２に記
憶される。これら命令８，９，１０，１１のうち、命令
８，９，１０がシフト動作によって残され、セレクタ１
０１，１０２，１０３を介して命令レジスタＩＲ１，Ｉ
Ｒ２，ＩＲ３に転送される。このようにサイクル６で
は、命令キャッシュ１から命令が読出されているので、
ＩＣＲ信号は論理１となっている。一方、命令デコーダ
３は、命令レジスタＩＲ０〜ＩＲ３に記憶された命令の
うち、命令７，８，９が並列処理可能と判定し、これら
命令７，８，９を、処理ユニット４〜７のいずれかに出
力する。そのため、ＣＮＴ信号の値は３となる。ＩＣＲ
信号が論理１であるため、セレクタ３００はＣＮＴ信号
を選択してＮＵＭ信号を出力する。したがって、ＮＵＭ
信号の値は３となる。ＮＵＭ信号は空数レジスタ１１に
記憶される。
おける命令レジスタの空き数（３）が記憶されている。
サイクル６では、命令キャッシュ１から命令８，９，１
０，１１が読出されて第２のシフトレジスタＳＲ２に記
憶される。これら命令８，９，１０，１１のうち、命令
８，９，１０がシフト動作によって残され、セレクタ１
０１，１０２，１０３を介して命令レジスタＩＲ１，Ｉ
Ｒ２，ＩＲ３に転送される。このようにサイクル６で
は、命令キャッシュ１から命令が読出されているので、
ＩＣＲ信号は論理１となっている。一方、命令デコーダ
３は、命令レジスタＩＲ０〜ＩＲ３に記憶された命令の
うち、命令７，８，９が並列処理可能と判定し、これら
命令７，８，９を、処理ユニット４〜７のいずれかに出
力する。そのため、ＣＮＴ信号の値は３となる。ＩＣＲ
信号が論理１であるため、セレクタ３００はＣＮＴ信号
を選択してＮＵＭ信号を出力する。したがって、ＮＵＭ
信号の値は３となる。ＮＵＭ信号は空数レジスタ１１に
記憶される。
【００３４】上記のごとく、図１に示す実施例では、命
令レジスタＩＲ０〜ＩＲ３にフェッチされた命令のすべ
てが処理ユニットに出力されるのを待つことなく、新た
な命令を命令キャッシュ１から読出して命令レジスタの
空いた部分にフェッチすることができる。したがって、
並列実行性の判断対象が図５に示すように所定命令数ご
とに区切られることがなくなり、各処理ユニットの効率
的な活用が図れる。
令レジスタＩＲ０〜ＩＲ３にフェッチされた命令のすべ
てが処理ユニットに出力されるのを待つことなく、新た
な命令を命令キャッシュ１から読出して命令レジスタの
空いた部分にフェッチすることができる。したがって、
並列実行性の判断対象が図５に示すように所定命令数ご
とに区切られることがなくなり、各処理ユニットの効率
的な活用が図れる。
【００３５】次に、図１に示す実施例の各部の詳細動作
を説明する。まず、第１のシフトレジスタＳＲ１の動作
を説明する。第１のシフトレジスタＳＲ１は、命令デコ
ーダ３から与えられる命令およびフラグを左方向へシフ
トする。命令およびフラグは、対応するもの同士が対に
してシフトされる。第１のシフトレジスタＳＲ１のシフ
ト量は、命令デコーダ３からのＣＮＴ信号によって決定
される。すなわち、第１のシフトレジスタＳＲ１は、命
令デコーダ３が命令レジスタから処理ユニットに出力し
た命令の数だけシフト動作を行なう。つまり、第１のシ
フトレジスタＳＲ１のシフト量は、下記のように制御さ
れる。
を説明する。まず、第１のシフトレジスタＳＲ１の動作
を説明する。第１のシフトレジスタＳＲ１は、命令デコ
ーダ３から与えられる命令およびフラグを左方向へシフ
トする。命令およびフラグは、対応するもの同士が対に
してシフトされる。第１のシフトレジスタＳＲ１のシフ
ト量は、命令デコーダ３からのＣＮＴ信号によって決定
される。すなわち、第１のシフトレジスタＳＲ１は、命
令デコーダ３が命令レジスタから処理ユニットに出力し
た命令の数だけシフト動作を行なう。つまり、第１のシ
フトレジスタＳＲ１のシフト量は、下記のように制御さ
れる。
【００３６】 ＣＮＴ＝０（出力命令数０）：シフトしない ＣＮＴ＝１（出力命令数１）：左へ１シフトする ＣＮＴ＝２（出力命令数２）：左へ２シフトする ＣＮＴ＝３（出力命令数３）：左へ３シフトする ＣＮＴ＝４（出力命令数４）：シフトしない たとえば、命令レジスタＩＲ０，ＩＲ１，ＩＲ２，ＩＲ
３に、命令１，２，３，４が記憶されており、命令１の
みが処理ユニットに出力された場合、ＣＮＴ＝１とな
る。そのため、第１のシフトレジスタＳＲ１は左へ１回
シフト動作を行なう。したがって、シフト動作後の命令
の順序は、２，３，４，Ｘとなる。なお、Ｘは空き状態
を表わす。同様に、各フラグも、対応する命令とともに
シフトされる。シフト動作後、第１のシフトレジスタＳ
Ｒ１は各命令およびフラグを並列に出力する。並列に出
力された命令は、セレクタ１００〜１０３によって選択
されて命令レジスタＩＲ０〜ＩＲ３に書込まれる。同様
に、並列に出力されたフラグは、セレクタ２００〜２０
３によって選択されてフラグレジスタＦＲ０〜ＦＲ３に
書込まれる。
３に、命令１，２，３，４が記憶されており、命令１の
みが処理ユニットに出力された場合、ＣＮＴ＝１とな
る。そのため、第１のシフトレジスタＳＲ１は左へ１回
シフト動作を行なう。したがって、シフト動作後の命令
の順序は、２，３，４，Ｘとなる。なお、Ｘは空き状態
を表わす。同様に、各フラグも、対応する命令とともに
シフトされる。シフト動作後、第１のシフトレジスタＳ
Ｒ１は各命令およびフラグを並列に出力する。並列に出
力された命令は、セレクタ１００〜１０３によって選択
されて命令レジスタＩＲ０〜ＩＲ３に書込まれる。同様
に、並列に出力されたフラグは、セレクタ２００〜２０
３によって選択されてフラグレジスタＦＲ０〜ＦＲ３に
書込まれる。
【００３７】次に、第２のシフトレジスタＳＲ２の動作
を説明する。第２のシフトレジスタＳＲ２は、命令キャ
ッシュ１から読出した４つの命令を右方向へシフトす
る。第２のシフトレジスタＳＲ２のシフト量は、セレク
タ３００からのＮＵＭ信号によって決定される。すなわ
ち、第２のシフトレジスタＳＲ２のシフト量は、下記の
ように制御される。
を説明する。第２のシフトレジスタＳＲ２は、命令キャ
ッシュ１から読出した４つの命令を右方向へシフトす
る。第２のシフトレジスタＳＲ２のシフト量は、セレク
タ３００からのＮＵＭ信号によって決定される。すなわ
ち、第２のシフトレジスタＳＲ２のシフト量は、下記の
ように制御される。
【００３８】 ＮＵＭ＝０（命令レジスタの空き数が０）：シフトしな
い ＮＵＭ＝１（命令レジスタの空き数が１）：右に３シフ
トする ＮＵＭ＝２（命令レジスタの空き数が２）：右に２シフ
トする ＮＵＭ＝３（命令レジスタの空き数が３）：右に１シフ
トする ＮＵＭ＝４（命令レジスタの空き数が４）：シフトしな
い たとえば、前のサイクルで命令レジスタＩＲ０，ＩＲ
１，ＩＲ２，ＩＲ３に、命令１，２，３，４が記憶され
ており、命令１のみが処理ユニットに出力された場合、
ＮＵＭ＝１となるので、第２のシフトレジスタＳＲ２は
命令キャッシュ１から読出した命令５，６，７，８を右
へ３シフトさせる。したがって、第２のシフトレジスタ
ＳＲ２におけるシフト後の命令は、Ｘ，Ｘ，Ｘ，５とな
る。命令５は、セレクタ１０３を介して命令レジスタＩ
Ｒ３に書込まれる。なお、命令レジスタＩＲ０，ＩＲ
１，ＩＲ２には、第１のシフトレジスタＳＲ１によっ
て、命令２，３，４が書込まれている。
い ＮＵＭ＝１（命令レジスタの空き数が１）：右に３シフ
トする ＮＵＭ＝２（命令レジスタの空き数が２）：右に２シフ
トする ＮＵＭ＝３（命令レジスタの空き数が３）：右に１シフ
トする ＮＵＭ＝４（命令レジスタの空き数が４）：シフトしな
い たとえば、前のサイクルで命令レジスタＩＲ０，ＩＲ
１，ＩＲ２，ＩＲ３に、命令１，２，３，４が記憶され
ており、命令１のみが処理ユニットに出力された場合、
ＮＵＭ＝１となるので、第２のシフトレジスタＳＲ２は
命令キャッシュ１から読出した命令５，６，７，８を右
へ３シフトさせる。したがって、第２のシフトレジスタ
ＳＲ２におけるシフト後の命令は、Ｘ，Ｘ，Ｘ，５とな
る。命令５は、セレクタ１０３を介して命令レジスタＩ
Ｒ３に書込まれる。なお、命令レジスタＩＲ０，ＩＲ
１，ＩＲ２には、第１のシフトレジスタＳＲ１によっ
て、命令２，３，４が書込まれている。
【００３９】次に、セレクタ制御回路１２の動作につい
て説明する。たとえば、前のサイクルで命令レジスタＩ
Ｒ０，ＩＲ１，ＩＲ２，ＩＲ３に、命令１，２，３，４
が記憶されており、そのうち命令１のみが処理ユニット
に出力された場合を想定する。この場合、ＣＮＴ＝１と
なる。もし、今回のサイクルで命令キャッシュ１から命
令が読出された場合、ＩＣＲ信号が論理１となり、セレ
クタ３００によってＣＮＴ信号がＮＵＭ信号として選択
される。そのため、ＮＵＭ信号の値は１となる。第１の
シフトレジスタＳＲ１が命令デコーダ３から受け取った
命令１，２，３，４は左に１シフトされるため、シフト
動作後における第１のシフトレジスタＳＲ１の命令出力
は、２，３，４，Ｘとなる。一方、第２のシフトレジス
タＳＲ２では、命令キャッシュ１から読出した４つの命
令５，６，７，８が右へ３シフトされるので、第２のシ
フトレジスタＳＲ２の命令出力は、Ｘ，Ｘ，Ｘ，５とな
る。セレクタ１００〜１０３は、ＮＵＭ信号に応答する
セレクタ制御回路１２によって次のように選択を行な
う。
て説明する。たとえば、前のサイクルで命令レジスタＩ
Ｒ０，ＩＲ１，ＩＲ２，ＩＲ３に、命令１，２，３，４
が記憶されており、そのうち命令１のみが処理ユニット
に出力された場合を想定する。この場合、ＣＮＴ＝１と
なる。もし、今回のサイクルで命令キャッシュ１から命
令が読出された場合、ＩＣＲ信号が論理１となり、セレ
クタ３００によってＣＮＴ信号がＮＵＭ信号として選択
される。そのため、ＮＵＭ信号の値は１となる。第１の
シフトレジスタＳＲ１が命令デコーダ３から受け取った
命令１，２，３，４は左に１シフトされるため、シフト
動作後における第１のシフトレジスタＳＲ１の命令出力
は、２，３，４，Ｘとなる。一方、第２のシフトレジス
タＳＲ２では、命令キャッシュ１から読出した４つの命
令５，６，７，８が右へ３シフトされるので、第２のシ
フトレジスタＳＲ２の命令出力は、Ｘ，Ｘ，Ｘ，５とな
る。セレクタ１００〜１０３は、ＮＵＭ信号に応答する
セレクタ制御回路１２によって次のように選択を行な
う。
【００４０】セレクタ１００：ａ セレクタ１０１：ａ セレクタ１０２：ａ セレクタ１０３：ｂ その結果、命令レジスタＩＲ０，ＩＲ１，ＩＲ２，ＩＲ
３には、それぞれ命令２，３，４，５がストアされる。
３には、それぞれ命令２，３，４，５がストアされる。
【００４１】一方、フラグレジスタＦＲ０〜ＦＲ３に記
憶されたフラグについては、セレクタ２００〜２０３の
各ａ端子には、第１のシフトレジスタＳＲ１によってシ
フトされた後のフラグが与えられる。セレクタ２００〜
２０３の各ｂ端子には、命令キャッシュ１からのＩＣＲ
信号が入力される。この例の場合、セレクタ２００〜２
０３は、ＮＵＭ信号に応答するセレクタ制御回路１２に
よって制御されて、次のように選択を行なう。
憶されたフラグについては、セレクタ２００〜２０３の
各ａ端子には、第１のシフトレジスタＳＲ１によってシ
フトされた後のフラグが与えられる。セレクタ２００〜
２０３の各ｂ端子には、命令キャッシュ１からのＩＣＲ
信号が入力される。この例の場合、セレクタ２００〜２
０３は、ＮＵＭ信号に応答するセレクタ制御回路１２に
よって制御されて、次のように選択を行なう。
【００４２】セレクタ２００：ａ セレクタ２０１：ａ セレクタ２０２：ａ セレクタ２０３：ｂ その結果、フラグレジスタＦＲ０，ＦＲ１，ＦＲ２，Ｆ
Ｒ３には、それぞれ、命令２のフラグ，命令３のフラ
グ、命令４のフラグ、ＩＣＲ信号の論理値がストアされ
る。
Ｒ３には、それぞれ、命令２のフラグ，命令３のフラ
グ、命令４のフラグ、ＩＣＲ信号の論理値がストアされ
る。
【００４３】ＮＵＭ信号と、セレクタ１００〜１０３，
２００〜２０３の選択状態との一般的な関係を図３に示
しておく。
２００〜２０３の選択状態との一般的な関係を図３に示
しておく。
【００４４】次に、フラグレジスタＦＲ０〜ＦＲ３にス
トアされるフラグの作用について説明する。各フラグ
は、対応する命令レジスタに格納されている命令が有効
か無効かを示す。たとえば、論理１がセットされている
フラグに対応する命令は有効であり、論理０がセットさ
れているフラグに対応する命令は無効である。各フラグ
は、命令デコーダ３が命令をデコードする際に参照され
る。すなわち、命令デコーダ３は論理１がセットされて
いるフラグに対応する命令のみを有効な命令として取扱
い、それらの命令のみをデコードする。これによって、
不定データが処理ユニットに出力されることが防止され
る。フラグレジスタＦＲ０〜ＦＲ３にストアされたフラ
グは、対応する命令とともに、命令デコーダ３を介して
第１のシフトレジスタＳＲ１に転送される。第１のシフ
トレジスタＳＲ１は、対応する命令およびフラグを対に
してシフト動作を行なう。第１のシフトレジスタＳＲ１
におけるシフト動作は、前述したとおりである。したが
って、各命令レジスタに記憶されている命令の有効／無
効性を保持したまま、第１のシフトレジスタＳＲ１によ
って命令の入換えが行なわれる。一方、命令キャッシュ
１から新たに読出された命令が命令レジスタにフェッチ
される場合、その命令レジスタに対応するフラグレジス
タにはＩＣＲ信号が書込まれる。ＩＣＲ信号は、命令キ
ャッシュ１から命令が読出されたサイクルでは論理１と
なっているので、このとき新たに命令レジスタにフェッ
チされた命令は、以後有効なデータとして取扱われる。
一方、命令レジスタから処理ユニットに命令の出力が行
なわれたが、命令キャッシュ１から命令のフェッチが行
なえなかったサイクルでは、空きの生じた命令レジスタ
に対応するフラグレジスタに論理０のＩＣＲ信号が書込
まれる。したがって、空きの生じた命令レジスタに記憶
されているデータは、以後無効であるとして取扱われ
る。
トアされるフラグの作用について説明する。各フラグ
は、対応する命令レジスタに格納されている命令が有効
か無効かを示す。たとえば、論理１がセットされている
フラグに対応する命令は有効であり、論理０がセットさ
れているフラグに対応する命令は無効である。各フラグ
は、命令デコーダ３が命令をデコードする際に参照され
る。すなわち、命令デコーダ３は論理１がセットされて
いるフラグに対応する命令のみを有効な命令として取扱
い、それらの命令のみをデコードする。これによって、
不定データが処理ユニットに出力されることが防止され
る。フラグレジスタＦＲ０〜ＦＲ３にストアされたフラ
グは、対応する命令とともに、命令デコーダ３を介して
第１のシフトレジスタＳＲ１に転送される。第１のシフ
トレジスタＳＲ１は、対応する命令およびフラグを対に
してシフト動作を行なう。第１のシフトレジスタＳＲ１
におけるシフト動作は、前述したとおりである。したが
って、各命令レジスタに記憶されている命令の有効／無
効性を保持したまま、第１のシフトレジスタＳＲ１によ
って命令の入換えが行なわれる。一方、命令キャッシュ
１から新たに読出された命令が命令レジスタにフェッチ
される場合、その命令レジスタに対応するフラグレジス
タにはＩＣＲ信号が書込まれる。ＩＣＲ信号は、命令キ
ャッシュ１から命令が読出されたサイクルでは論理１と
なっているので、このとき新たに命令レジスタにフェッ
チされた命令は、以後有効なデータとして取扱われる。
一方、命令レジスタから処理ユニットに命令の出力が行
なわれたが、命令キャッシュ１から命令のフェッチが行
なえなかったサイクルでは、空きの生じた命令レジスタ
に対応するフラグレジスタに論理０のＩＣＲ信号が書込
まれる。したがって、空きの生じた命令レジスタに記憶
されているデータは、以後無効であるとして取扱われ
る。
【００４５】前述したように、図１に示す実施例では、
命令レジスタＩＲ０〜ＩＲ３にストアされた命令がすべ
て処理ユニットに出力されるのを待つことなく、新たな
命令を命令キャッシュから読出して空きの生じた命令レ
ジスタに補充することができる。さらに、図１に示す実
施例では、処理ユニットからのＢＵＳＹ信号によって命
令デコーダ３のデコード動作が停止した状態であって
も、命令キャッシュ１から命令を読出して空きの生じて
いる命令レジスタに新たな命令をフェッチすることがで
きる。したがって、図１に示す実施例は、命令レジスタ
ＩＲ０〜ＩＲ３における空き状態の発生率を最小限に抑
えることができる。その結果、命令デコーダ３から並列
的に出力される命令の数が増加し、各処理ユニットの効
率的な活用が図れ、処理速度を大幅に向上することがで
きる。
命令レジスタＩＲ０〜ＩＲ３にストアされた命令がすべ
て処理ユニットに出力されるのを待つことなく、新たな
命令を命令キャッシュから読出して空きの生じた命令レ
ジスタに補充することができる。さらに、図１に示す実
施例では、処理ユニットからのＢＵＳＹ信号によって命
令デコーダ３のデコード動作が停止した状態であって
も、命令キャッシュ１から命令を読出して空きの生じて
いる命令レジスタに新たな命令をフェッチすることがで
きる。したがって、図１に示す実施例は、命令レジスタ
ＩＲ０〜ＩＲ３における空き状態の発生率を最小限に抑
えることができる。その結果、命令デコーダ３から並列
的に出力される命令の数が増加し、各処理ユニットの効
率的な活用が図れ、処理速度を大幅に向上することがで
きる。
【００４６】
【発明の効果】以上のように、この発明によれば、並列
的に設けられた処理ユニットを効率よく活用することが
でき、処理速度の大幅な向上を図ることができる。
的に設けられた処理ユニットを効率よく活用することが
でき、処理速度の大幅な向上を図ることができる。
【図１】この発明の一実施例の構成を示すブロック図で
ある。
ある。
【図２】図１に示す実施例の動作の一例を示す図であ
る。
る。
【図３】図１におけるＮＵＭ信号の値と、各セレクタ１
００〜１０３，２００〜２０３の選択状態との関係を示
す図である。
００〜１０３，２００〜２０３の選択状態との関係を示
す図である。
【図４】従来のスーパースカラプロセッサの一般的な構
成を示すブロック図である。
成を示すブロック図である。
【図５】図４に示すスーパースカラプロセッサの動作を
示す図である。
示す図である。
１：命令キャッシュ ３：命令デコーダ ４〜７：処理ユニット ９：プログラムカウンタ １０：加算器 １１：空数レジスタ １２：選択制御回路 ＳＲ１：第１のシフトレジスタ ＳＲ２：第２のシフトレジスタ ＩＲ０〜ＩＲ３：命令レジスタ ＦＲ０〜ＦＲ３：フラグレジスタ １００〜１０３：命令選択用のセレクタ ２００〜２０３：フラグ選択用のセレクタ ３００：ＮＵＭ信号出力用のセレクタ
Claims (1)
- 【特許請求の範囲】 【請求項１】 サイクリックに動作するスーパースカラ
プロセッサであって、並列的に設けられ、同時に与えら
れた命令を並列的に実行可能な複数の処理ユニット、処
理すべき複数の命令を記憶している命令記憶手段、複数
のレジスタを有し、前記命令記憶手段から複数の命令を
フェッチして各レジスタに記憶するフェッチ手段、前記
フェッチ手段の各レジスタに記憶された命令を各サイク
ルごとにデコードし、並列的に実行し得る命令を選択し
て前記処理ユニットに同時に出力するデコード、前記フ
ェッチ手段における空レジスタの数を各サイクルごとに
検出する空数検出手段、および前記空数検出手段の検出
結果に応答して、前記フェッチ手段が前記命令記憶手段
からフェッチする命令数を各サイクルごとに制御する制
御手段を備える、スーパースカラプロセッサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3151867A JPH052484A (ja) | 1991-06-24 | 1991-06-24 | スーパースカラプロセツサ |
| DE4216905A DE4216905C2 (de) | 1991-06-24 | 1992-05-21 | Superskalarprozessor |
| US08/281,128 US5497496A (en) | 1991-06-24 | 1994-07-28 | Superscalar processor controlling fetching of instructions based upon number of empty instructions registers detected for each cycle |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3151867A JPH052484A (ja) | 1991-06-24 | 1991-06-24 | スーパースカラプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052484A true JPH052484A (ja) | 1993-01-08 |
Family
ID=15527961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3151867A Pending JPH052484A (ja) | 1991-06-24 | 1991-06-24 | スーパースカラプロセツサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5497496A (ja) |
| JP (1) | JPH052484A (ja) |
| DE (1) | DE4216905C2 (ja) |
Cited By (4)
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| JPH06236267A (ja) * | 1993-01-08 | 1994-08-23 | Internatl Business Mach Corp <Ibm> | スーパースカラ・プロセッサ・システムにおける命令ディスパッチ効率を向上させる方法およびシステム |
| JPH10510146A (ja) * | 1994-11-21 | 1998-10-06 | ザ ユニバーシティ オブ リーズ | 改変されたプロテイナーゼインヒビター |
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Also Published As
| Publication number | Publication date |
|---|---|
| DE4216905A1 (de) | 1993-01-07 |
| DE4216905C2 (de) | 1996-07-25 |
| US5497496A (en) | 1996-03-05 |
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