JPH05249193A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05249193A JPH05249193A JP4011506A JP1150692A JPH05249193A JP H05249193 A JPH05249193 A JP H05249193A JP 4011506 A JP4011506 A JP 4011506A JP 1150692 A JP1150692 A JP 1150692A JP H05249193 A JPH05249193 A JP H05249193A
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- JP
- Japan
- Prior art keywords
- input
- pin
- output
- circuit
- analog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】アナログ及びディジタル回路が混在し、且つ表
面実装タイプの集積回路が搭載されたパッケージを汎用
のインサーキットテスタにより検査可能にする。 【構成】アナログ，ディジタル回路が混合する内部デバ
イス３０の周辺回路に、パラレル入力シフトレジスタ１
１，パラレル出力シフトレジスタ１２，セレクタ回路１
３，１入力及び２入力アナログスイッチ１４，１５の検
査用回路を付加した集積回路１で、汎用のインサーキッ
トテストにて検査する場合、入力ピンに任意のデータを
設定し、テストクロックピンよりクロック信号を印加し
て出力ピンを測定する。
面実装タイプの集積回路が搭載されたパッケージを汎用
のインサーキットテスタにより検査可能にする。 【構成】アナログ，ディジタル回路が混合する内部デバ
イス３０の周辺回路に、パラレル入力シフトレジスタ１
１，パラレル出力シフトレジスタ１２，セレクタ回路１
３，１入力及び２入力アナログスイッチ１４，１５の検
査用回路を付加した集積回路１で、汎用のインサーキッ
トテストにて検査する場合、入力ピンに任意のデータを
設定し、テストクロックピンよりクロック信号を印加し
て出力ピンを測定する。
Description
【０００１】
【産業上の利用分野】本発明は、大規模半導体集積回路
に関し、特にパッケージ上に搭載された被試験パッケー
ジの検査に適した半導体集積回路に関する。
に関し、特にパッケージ上に搭載された被試験パッケー
ジの検査に適した半導体集積回路に関する。
【０００２】
【従来の技術】印刷配線基板に電子部品を搭載して接続
したパッケージを試験する手段として、汎用のボードテ
スタではインサーキットテスト方式やファンクションテ
スト方式等がある。
したパッケージを試験する手段として、汎用のボードテ
スタではインサーキットテスト方式やファンクションテ
スト方式等がある。
【０００３】インサーキットテスト方式は、図２に示す
ように、試験される論理ＩＣ８ａの入力端子および出力
端子にテストプローブピン５を接触させ、その前段に接
続される論理ＩＣ８ｂの出力状態の如何にかかわらず
に、低インピーダンスのドライパ回路６から短時間に強
制的に電流を注入し、論理ＩＣ８ａの真理値テストの入
力条件を満足させ、センサ回路７で論理ＩＣ８ａの出力
をチェックする方式である。
ように、試験される論理ＩＣ８ａの入力端子および出力
端子にテストプローブピン５を接触させ、その前段に接
続される論理ＩＣ８ｂの出力状態の如何にかかわらず
に、低インピーダンスのドライパ回路６から短時間に強
制的に電流を注入し、論理ＩＣ８ａの真理値テストの入
力条件を満足させ、センサ回路７で論理ＩＣ８ａの出力
をチェックする方式である。
【０００４】また、ファンクションテスト方式は、被試
験パッケージの入力端子に数百または数千パターンの論
理信号印加し、被試験パッケージからの出力される出力
パターンの真理値をチェックする方式である。これから
明らかにように、インサーキットテスト方式は電子部品
個々に試験する方式であるのに対し、ファンクションテ
ストは被試験パッケージ全体の機能を試験する方式であ
る。
験パッケージの入力端子に数百または数千パターンの論
理信号印加し、被試験パッケージからの出力される出力
パターンの真理値をチェックする方式である。これから
明らかにように、インサーキットテスト方式は電子部品
個々に試験する方式であるのに対し、ファンクションテ
ストは被試験パッケージ全体の機能を試験する方式であ
る。
【０００５】近年、パッケージに搭載されるＩＣの集積
度が大規模になり、ＩＣの形状も通常のデュアルタイプ
からＳＯＰ（Ｓｍａｌｌ Ｏｕｔ ｌｉｎｅ Ｐａｃｋ
ａｇｅ）やＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇ
ｅ）等のタイプが搭載されるようになっている。図２は
ＬＳＩの代表例を示す図である。
度が大規模になり、ＩＣの形状も通常のデュアルタイプ
からＳＯＰ（Ｓｍａｌｌ Ｏｕｔ ｌｉｎｅ Ｐａｃｋ
ａｇｅ）やＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇ
ｅ）等のタイプが搭載されるようになっている。図２は
ＬＳＩの代表例を示す図である。
【０００６】被試験パッケージにＳＯＰ，ＱＦＰ等のＬ
ＳＩが複数個搭載されると、製造段階での不良（例え
ば、半田無し，半田ブリッジ，部品相違等）が従来のデ
ュアルインタイプに比較すると半田無し，半田ブリッジ
等の製造が増大することが予想される。製造不良の検出
にはインサーキットテスト方式が最適であるが、図２に
示すように、入出力ピン２０〜２３と内部デバイス３０
とが直接に接続されている為、内部デバイス３０の機能
をチェックしなければならない。その為、膨大なテスト
パターンが必要となり、前段のＬＳＩの出力に、かなり
の時間電流を印加することとなり、前段のＬＳＩを破損
する恐れがある。
ＳＩが複数個搭載されると、製造段階での不良（例え
ば、半田無し，半田ブリッジ，部品相違等）が従来のデ
ュアルインタイプに比較すると半田無し，半田ブリッジ
等の製造が増大することが予想される。製造不良の検出
にはインサーキットテスト方式が最適であるが、図２に
示すように、入出力ピン２０〜２３と内部デバイス３０
とが直接に接続されている為、内部デバイス３０の機能
をチェックしなければならない。その為、膨大なテスト
パターンが必要となり、前段のＬＳＩの出力に、かなり
の時間電流を印加することとなり、前段のＬＳＩを破損
する恐れがある。
【０００７】また、アナログとディジタル回路が混在す
るＬＳＩでは、アナログ回路部をチェックするのにアナ
ログ信号を印加する必要があり、インサーキットテスト
方式では検査できない。その為に、装置実装による検査
を行ってパッケージの品質を保証している。
るＬＳＩでは、アナログ回路部をチェックするのにアナ
ログ信号を印加する必要があり、インサーキットテスト
方式では検査できない。その為に、装置実装による検査
を行ってパッケージの品質を保証している。
【０００８】
【発明が解決しようとする課題】上述したように、被試
験パッケージにアナログ回路とディジタル回路が混在す
るＳＯＰ，ＱＦＰ等のＬＳＩが複数個搭載されると、未
半田，半田ブリッジ等の製造不良を検出する際に、汎用
のインサーキットテスタで検査を行うことが難しくな
る。従って、目視検査に充分な時間を要すると共に、検
査は装置実装検査が不可欠となり、不良パッケージの診
断にかなりの時間を要するという欠点を有している。
験パッケージにアナログ回路とディジタル回路が混在す
るＳＯＰ，ＱＦＰ等のＬＳＩが複数個搭載されると、未
半田，半田ブリッジ等の製造不良を検出する際に、汎用
のインサーキットテスタで検査を行うことが難しくな
る。従って、目視検査に充分な時間を要すると共に、検
査は装置実装検査が不可欠となり、不良パッケージの診
断にかなりの時間を要するという欠点を有している。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
は、アナログ入出力ピンと内部デバイスの入出力側と接
続されるアナログスイッチと、論理入力ピンと接続され
るパラレル入力シフトレジスタと、前記内部デバイスの
出力側と接続されるセレクタ回路と、前記セレクタ回路
の他の入力側と接続されるパラレル出力シフトレジスタ
と、前記セレクタ回路の出力と接続される論理出力ピン
と、前記パラレル入力シフトレジスタ及び前記パラレル
シフトレジスタのクロック入力と接続されるテストクロ
ックピンとセレクタ回路の切替え入力とに接続されるセ
レクタ入力ピンと、前記アナログスイッチのＯＮ／ＯＦ
Ｆを制御するアナログセレクトピンとを備えて構成され
る。
は、アナログ入出力ピンと内部デバイスの入出力側と接
続されるアナログスイッチと、論理入力ピンと接続され
るパラレル入力シフトレジスタと、前記内部デバイスの
出力側と接続されるセレクタ回路と、前記セレクタ回路
の他の入力側と接続されるパラレル出力シフトレジスタ
と、前記セレクタ回路の出力と接続される論理出力ピン
と、前記パラレル入力シフトレジスタ及び前記パラレル
シフトレジスタのクロック入力と接続されるテストクロ
ックピンとセレクタ回路の切替え入力とに接続されるセ
レクタ入力ピンと、前記アナログスイッチのＯＮ／ＯＦ
Ｆを制御するアナログセレクトピンとを備えて構成され
る。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の一実施例を示すブロック図
である。半導体集積回路１の論理入力ピン２１は、本来
のＬＳＩの機能を有する内部デバイス３０の入力側とリ
ード線を介して接続され、更に、パラレル入力シフトレ
ジスタ１１の入力側（データ入力）に接続されている。
論理出力ピン２３はセレクタ回路１３の出力側とリード
線を介して接続され、セレクタ回路１３の２入力は内部
デバイス３０の出力側とパラレル出力シフトレジスタ１
２の出力側に接続されている。そして、それぞれのセレ
クタ回路１３は論理セレクトピン２６により制御され
る。
である。半導体集積回路１の論理入力ピン２１は、本来
のＬＳＩの機能を有する内部デバイス３０の入力側とリ
ード線を介して接続され、更に、パラレル入力シフトレ
ジスタ１１の入力側（データ入力）に接続されている。
論理出力ピン２３はセレクタ回路１３の出力側とリード
線を介して接続され、セレクタ回路１３の２入力は内部
デバイス３０の出力側とパラレル出力シフトレジスタ１
２の出力側に接続されている。そして、それぞれのセレ
クタ回路１３は論理セレクトピン２６により制御され
る。
【００１２】次に、アナログ入力ピン２０は２つ（セレ
クト入力が正及び負論理）の１入力アナログスイッチ１
４の入力側に接続され、これらの２つの出力側は内部デ
バイス３０とパラレル入力シフトレジスタ１１との入力
側にそれぞれ接続される。アナログ出力ピン２２は２入
力アナログスイッチ１５の出力側に接続され、２つ入力
側は内部デバイス３０とパラレル出力シフトレジスタの
出力側に接続される。アナログスイッチ１４，１５はア
ナログセレクトピン２５により制御される。
クト入力が正及び負論理）の１入力アナログスイッチ１
４の入力側に接続され、これらの２つの出力側は内部デ
バイス３０とパラレル入力シフトレジスタ１１との入力
側にそれぞれ接続される。アナログ出力ピン２２は２入
力アナログスイッチ１５の出力側に接続され、２つ入力
側は内部デバイス３０とパラレル出力シフトレジスタの
出力側に接続される。アナログスイッチ１４，１５はア
ナログセレクトピン２５により制御される。
【００１３】また、パラレル入力シフトレジスタ１１の
出力は次段のパラレル入力レジスタ１１の入力側（シリ
アル入力）に順次接続され、最終段のパラレル入力シフ
トレジスタ１１の出力は初段のパラレル出力シフトレジ
スタ１２の入力側（データ入力）に接続される。パラレ
ル出力シフトレジスタ１２の出力は、セレクタ回路１３
の入力の片側に接続されると共に次段のパラレル出力シ
フトレジスタ１２の入力側（データ入力）に順次接続さ
れる。全てのシフトレジスタ１１，１２のクロック入力
はテスト用クロック入力ピン２４に接続される。
出力は次段のパラレル入力レジスタ１１の入力側（シリ
アル入力）に順次接続され、最終段のパラレル入力シフ
トレジスタ１１の出力は初段のパラレル出力シフトレジ
スタ１２の入力側（データ入力）に接続される。パラレ
ル出力シフトレジスタ１２の出力は、セレクタ回路１３
の入力の片側に接続されると共に次段のパラレル出力シ
フトレジスタ１２の入力側（データ入力）に順次接続さ
れる。全てのシフトレジスタ１１，１２のクロック入力
はテスト用クロック入力ピン２４に接続される。
【００１４】次に、本半導体集積回路１がパッケージ上
に搭載された場合に、汎用ボードテスタにて行うインサ
ーキットテスト方式での検査方法について説明する。
に搭載された場合に、汎用ボードテスタにて行うインサ
ーキットテスト方式での検査方法について説明する。
【００１５】まず、本半導体集積回路１のアナログ入力
ピン２０，論理入力ピン２２，テストクロックピン２
４，アナログセレクトピン２５及び論理セレクトピン２
６にテストプローブピン５を接触（基板上のスルーホー
ル等を含む）させ、入力ピン２０，２２，２４，２５，
２６がパッケージ試験機２のドライバ回路６に接続され
る。
ピン２０，論理入力ピン２２，テストクロックピン２
４，アナログセレクトピン２５及び論理セレクトピン２
６にテストプローブピン５を接触（基板上のスルーホー
ル等を含む）させ、入力ピン２０，２２，２４，２５，
２６がパッケージ試験機２のドライバ回路６に接続され
る。
【００１６】また、アナログ出力ピン２１，論理出力ピ
ン２３もテストプローブピン５を介してパッケージ試験
機２のセンサ回路７に接続される。本半導体集積回路１
のインサーキットテストによる検査は、予めアナログセ
レクトピン２５を強制的に低レベルにして、１入力アナ
ログスイッチを介してアナログ入力ピン２０とパラレル
入力シフトレジスタ１１の入力側とが接続状態となり、
パラレル出力レジスタ１２の出力側とアナログ出力ピン
２１も接続状態となる。また、論理セレクトピン２６も
強制的に低レベルにすると、セレクタ回路１３を介して
論理出力ピン２３にパラレル出力シフトレジスタ１２の
出力側レベルが選択される。
ン２３もテストプローブピン５を介してパッケージ試験
機２のセンサ回路７に接続される。本半導体集積回路１
のインサーキットテストによる検査は、予めアナログセ
レクトピン２５を強制的に低レベルにして、１入力アナ
ログスイッチを介してアナログ入力ピン２０とパラレル
入力シフトレジスタ１１の入力側とが接続状態となり、
パラレル出力レジスタ１２の出力側とアナログ出力ピン
２１も接続状態となる。また、論理セレクトピン２６も
強制的に低レベルにすると、セレクタ回路１３を介して
論理出力ピン２３にパラレル出力シフトレジスタ１２の
出力側レベルが選択される。
【００１７】次に、アナログ入力ピン２０と論理入力ピ
ン２１に任意の真理値入力をドライバ回路６より印加
し、テストクロックピン２４よりドライバ回路６を通し
て順次シフトレジスタ１１，１２にクロック信号を順次
印加する。以上の入力を印加後、アナログ及び論理出力
ピン２１，２３の論理出力の真理値をパッケージ試験機
のセンサ回路７にてチェックする方法である。
ン２１に任意の真理値入力をドライバ回路６より印加
し、テストクロックピン２４よりドライバ回路６を通し
て順次シフトレジスタ１１，１２にクロック信号を順次
印加する。以上の入力を印加後、アナログ及び論理出力
ピン２１，２３の論理出力の真理値をパッケージ試験機
のセンサ回路７にてチェックする方法である。
【００１８】また、本半導体集積回路１を搭載したパッ
ケージとしての機能は、本集積回路１のテストクロック
ピン２４，アナログセレクトピン２５及び論理セレクト
入力ピンをそれぞれオープン（高レベル）にすることに
より、アナログ入出力ピン２０，２１と論理入出力ピン
２２，２３とがＬＳＩとしての機能を有する内部デバイ
ス３０の入出力側に接続され、試験用回路を無視するこ
とができる。
ケージとしての機能は、本集積回路１のテストクロック
ピン２４，アナログセレクトピン２５及び論理セレクト
入力ピンをそれぞれオープン（高レベル）にすることに
より、アナログ入出力ピン２０，２１と論理入出力ピン
２２，２３とがＬＳＩとしての機能を有する内部デバイ
ス３０の入出力側に接続され、試験用回路を無視するこ
とができる。
【００１９】
【発明の効果】以上説明したように本発明の半導体集積
回路は、パッケージに搭載し汎用のボードテスタにてイ
ンサーキットテスト方式の検査が可能となり、ＳＯＰ，
ＱＦＰ等が搭載することによって生じやすい未半田，半
田ブリッジ等の製造不良を容易に検出することができ
る。しかもテストパターンが最小限である為、テストプ
ログラム開発時間が大幅に短縮になると共に、目視検査
による時間が大幅に短縮できるという効果がある。
回路は、パッケージに搭載し汎用のボードテスタにてイ
ンサーキットテスト方式の検査が可能となり、ＳＯＰ，
ＱＦＰ等が搭載することによって生じやすい未半田，半
田ブリッジ等の製造不良を容易に検出することができ
る。しかもテストパターンが最小限である為、テストプ
ログラム開発時間が大幅に短縮になると共に、目視検査
による時間が大幅に短縮できるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来例を示すブロック図である。
【図３】半導体集積回路を搭載するパッケージの検査方
法の一例を示す図である。
法の一例を示す図である。
１ 半導体集積回路 １１ パラレル入力シフトレジスタ １２ パラレル出力シフトレジスタ １３ セレクタ回路 １４ １入力アナログスイッチ １５ ２入力アナログスイッチ ２０ アナログ入力ピン ２１ アナログ出力ピン ２２ 論理入力ピン ２３ 論理出力ピン ２４ テストクロックピン ２５ アナログセレクトピン ２６ 論理セレクトピン
Claims (1)
- 【請求項１】 複数の電子回路の機能を有する内部デバ
イスとこの入出力側とリード線を介して接続される入力
及び出力ピンとを備える半導体集積回路であって、 アナログ入出力ピンと内部デバイスの入出力側と接続さ
れるアナログスイッチと、論理入力ピンと接続されるパ
ラレル入力シフトレジスタと、前記内部デバイスの出力
側と接続されるセレクタ回路と、前記セレクタ回路の他
の入力側と接続されるパラレル出力シフトレジスタと、
前記セレクタ回路の出力と接続される論理出力ピンと、
前記パラレル入力シフトレジスタ及び前記パラレルシフ
トレジスタのクロック入力と接続されるテストクロック
ピンとセレクタ回路の切替え入力とに接続されるセレク
タ入力ピンと、前記アナログスイッチのＯＮ／ＯＦＦを
制御するアナログセレクトピンとを備えることを特徴と
する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011506A JPH05249193A (ja) | 1992-01-27 | 1992-01-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011506A JPH05249193A (ja) | 1992-01-27 | 1992-01-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05249193A true JPH05249193A (ja) | 1993-09-28 |
Family
ID=11779912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4011506A Withdrawn JPH05249193A (ja) | 1992-01-27 | 1992-01-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05249193A (ja) |
-
1992
- 1992-01-27 JP JP4011506A patent/JPH05249193A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |