JPH05251633A - Ｉｃ実装構造 - Google Patents
Ｉｃ実装構造Info
- Publication number
- JPH05251633A JPH05251633A JP4084838A JP8483892A JPH05251633A JP H05251633 A JPH05251633 A JP H05251633A JP 4084838 A JP4084838 A JP 4084838A JP 8483892 A JP8483892 A JP 8483892A JP H05251633 A JPH05251633 A JP H05251633A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- substrate
- signal processing
- lsi
- mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Semiconductor Memories (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【目的】 基板の配線負荷を大幅に軽減し、高密度実装
を可能としたＩＣ実装構造を提供する。 【構成】 信号処理用ＬＳＩ（又は、メモリコントロー
ル用ＬＳＩ）のＩＣパッケージ１２上にメモリＩＣ１３
を重ね実装し、最小限の配線にてメモリＩＣ１３を基板
１１に半田付けできるようにするとともに、高密度実装
を可能とする。
を可能としたＩＣ実装構造を提供する。 【構成】 信号処理用ＬＳＩ（又は、メモリコントロー
ル用ＬＳＩ）のＩＣパッケージ１２上にメモリＩＣ１３
を重ね実装し、最小限の配線にてメモリＩＣ１３を基板
１１に半田付けできるようにするとともに、高密度実装
を可能とする。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣ実装構造に関し、
特に信号処理用ＩＣ又はメモリコントロール用ＩＣと少
なくとも１個のメモリＩＣとを基板に実装するのに用い
て好適な実装構造に関する。
特に信号処理用ＩＣ又はメモリコントロール用ＩＣと少
なくとも１個のメモリＩＣとを基板に実装するのに用い
て好適な実装構造に関する。
【０００２】
【従来の技術】民生用オーディオ、ビデオ分野などにお
いて、信号処理系のディジタル化が急速に進められてお
り、その回路構成としては、１個の信号処理用ＬＳＩ又
はメモリコントロール用ＬＳＩに対して、メモリＩＣが
複数個接続される場合が多い。この場合、従来は、図３
に示すように、ＰＣＢ又はセラミックス等の基板３１上
に、信号処理用ＬＳＩ（又は、メモリコントロール用Ｌ
ＳＩ）３２と例えば３個のＶ（ビデオ）‐ＲＡＭ等のメ
モリＩＣ３３1 〜３３3 とを各々個別に実装していた。
いて、信号処理系のディジタル化が急速に進められてお
り、その回路構成としては、１個の信号処理用ＬＳＩ又
はメモリコントロール用ＬＳＩに対して、メモリＩＣが
複数個接続される場合が多い。この場合、従来は、図３
に示すように、ＰＣＢ又はセラミックス等の基板３１上
に、信号処理用ＬＳＩ（又は、メモリコントロール用Ｌ
ＳＩ）３２と例えば３個のＶ（ビデオ）‐ＲＡＭ等のメ
モリＩＣ３３1 〜３３3 とを各々個別に実装していた。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来の実装構造では、信号処理用ＬＳＩ（又は、メモ
リコントロール用ＬＳＩ）３２とメモリＩＣ３３1 〜３
３3 とを相互に接続するためには、基板３１にアドレス
バス、データバス、コントロールバス、クロックライン
等、多数の信号線を配線する必要があった。
た従来の実装構造では、信号処理用ＬＳＩ（又は、メモ
リコントロール用ＬＳＩ）３２とメモリＩＣ３３1 〜３
３3 とを相互に接続するためには、基板３１にアドレス
バス、データバス、コントロールバス、クロックライン
等、多数の信号線を配線する必要があった。
【０００４】そのため、ＩＣの実装面積に比べて配線の
占める面積が多くなり、高密度実装を阻害する要因とな
っていた。また、配線の占める面積を少なくするため
に、基板３１を多層化する技術もあるが、基板の多層化
は大幅なコストアップを伴うという問題がある。
占める面積が多くなり、高密度実装を阻害する要因とな
っていた。また、配線の占める面積を少なくするため
に、基板３１を多層化する技術もあるが、基板の多層化
は大幅なコストアップを伴うという問題がある。
【０００５】本発明は、上述した点に鑑みてなされたも
のであり、基板の配線負荷を大幅に軽減し、高密度実装
を可能としたＩＣ実装構造を提供することを目的とす
る。
のであり、基板の配線負荷を大幅に軽減し、高密度実装
を可能としたＩＣ実装構造を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明によるＩＣ実装構造は、基板に実装された信
号処理用ＩＣ又はメモリコントロール用ＩＣと、この信
号処理用ＩＣ又はメモリコントロール用ＩＣ上に重ね実
装された少なくとも１個のメモリＩＣとからなる構成と
なっている。
に、本発明によるＩＣ実装構造は、基板に実装された信
号処理用ＩＣ又はメモリコントロール用ＩＣと、この信
号処理用ＩＣ又はメモリコントロール用ＩＣ上に重ね実
装された少なくとも１個のメモリＩＣとからなる構成と
なっている。
【０００７】
【作用】ＩＣ実装構造において、信号処理用ＬＳＩ又は
メモリコントロール用ＬＳＩ上に、メモリＩＣを重ね実
装することで、最小限の配線にてメモリＩＣを基板に半
田付けできるとともに、高密度実装が可能となる。ま
た、多数の信号線を基板に配線する必要が無くなるた
め、基板を多層化する必要がなくなることによって安価
な基板を使用でき、ＩＣの実装を低コストにて実現でき
るとともに、配線を引き回す必要がないことから、信号
線間の干渉、不要輻射を軽減できる。
メモリコントロール用ＬＳＩ上に、メモリＩＣを重ね実
装することで、最小限の配線にてメモリＩＣを基板に半
田付けできるとともに、高密度実装が可能となる。ま
た、多数の信号線を基板に配線する必要が無くなるた
め、基板を多層化する必要がなくなることによって安価
な基板を使用でき、ＩＣの実装を低コストにて実現でき
るとともに、配線を引き回す必要がないことから、信号
線間の干渉、不要輻射を軽減できる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を示す構成図で
ある。図において、ＰＣＢ又はセラミックス等の基板１
１上には、信号処理用ＬＳＩ（又は、メモリコントロー
ル用ＬＳＩ）のパッケージ品、即ちＩＣパッケージ１２
が実装されている。このＩＣパッケージ１２の近傍には
半田付け用のラウンド（図示せず）がパターニングされ
ており、このラウンドにはＴＡＢ(Tape Automated Bond
ing)実装されたＶ‐ＲＡＭ等のメモリＩＣ１３のテープ
状のリード端子１４が半田付けされている。
に説明する。図１は、本発明の一実施例を示す構成図で
ある。図において、ＰＣＢ又はセラミックス等の基板１
１上には、信号処理用ＬＳＩ（又は、メモリコントロー
ル用ＬＳＩ）のパッケージ品、即ちＩＣパッケージ１２
が実装されている。このＩＣパッケージ１２の近傍には
半田付け用のラウンド（図示せず）がパターニングされ
ており、このラウンドにはＴＡＢ(Tape Automated Bond
ing)実装されたＶ‐ＲＡＭ等のメモリＩＣ１３のテープ
状のリード端子１４が半田付けされている。
【０００９】このように、信号処理用ＬＳＩ（又は、メ
モリコントロール用ＬＳＩ）のパッケージ品をそのまま
実装し、その近傍にＴＡＢ実装されたメモリＩＣ１３を
半田付けするラウンドをパターニングしておくことによ
り、最小限の配線にてメモリＩＣ１３を基板１１に半田
付けでき、また信号処理用ＬＳＩ（又は、メモリコント
ロール用ＬＳＩ）のＩＣパッケージ１２上にメモリＩＣ
１３を重ねて実装した縦構造を採っていることにより、
ＩＣの実装面積が小さくて済むため、高密度実装が可能
となる。
モリコントロール用ＬＳＩ）のパッケージ品をそのまま
実装し、その近傍にＴＡＢ実装されたメモリＩＣ１３を
半田付けするラウンドをパターニングしておくことによ
り、最小限の配線にてメモリＩＣ１３を基板１１に半田
付けでき、また信号処理用ＬＳＩ（又は、メモリコント
ロール用ＬＳＩ）のＩＣパッケージ１２上にメモリＩＣ
１３を重ねて実装した縦構造を採っていることにより、
ＩＣの実装面積が小さくて済むため、高密度実装が可能
となる。
【００１０】また、多数の信号線を基板１１に配線する
必要がなくなるため、基板１１を多層化する必要がなく
なることによって安価な基板を使用でき、ＩＣの実装を
低コストにて実現できるとともに、配線を引き回す必要
がないことから、信号線間の干渉、不要輻射を軽減で
き、特性をより向上できることになる。
必要がなくなるため、基板１１を多層化する必要がなく
なることによって安価な基板を使用でき、ＩＣの実装を
低コストにて実現できるとともに、配線を引き回す必要
がないことから、信号線間の干渉、不要輻射を軽減で
き、特性をより向上できることになる。
【００１１】なお、本実施例においては、信号処理用Ｌ
ＳＩ（又は、メモリコントロール用ＬＳＩ）のＩＣパッ
ケージ１２に対して１個のメモリＩＣ１３を重ね実装し
た例を示したが、メモリＩＣ１３を回路構成上必要な数
に応じて複数個積み重ねて実装しても良いことは勿論で
あり、その数が増える程、高密度実装上より大なる効果
を得ることができることになる。
ＳＩ（又は、メモリコントロール用ＬＳＩ）のＩＣパッ
ケージ１２に対して１個のメモリＩＣ１３を重ね実装し
た例を示したが、メモリＩＣ１３を回路構成上必要な数
に応じて複数個積み重ねて実装しても良いことは勿論で
あり、その数が増える程、高密度実装上より大なる効果
を得ることができることになる。
【００１２】図２は、本発明の他の実施例を示す構成図
である。本実施例では、ＴＡＢ実装された信号処理用Ｌ
ＳＩ（又は、メモリコントロール用ＬＳＩ）のＩＣチッ
プ１５上にメモリＩＣ１３を複数個積み重ね、ＩＣチッ
プ１５のテープ状のリード端子１６に複数個のメモリＩ
Ｃ１３1 〜１３n の各リード端子１４1 〜１４n を直接
半田付けすることにより、１個の信号処理用ＬＳＩ（又
は、メモリコントロール用ＬＳＩ）のＩＣチップ１５お
よび複数個のメモリＩＣ１３1 〜１３n を実装した構成
となっている。
である。本実施例では、ＴＡＢ実装された信号処理用Ｌ
ＳＩ（又は、メモリコントロール用ＬＳＩ）のＩＣチッ
プ１５上にメモリＩＣ１３を複数個積み重ね、ＩＣチッ
プ１５のテープ状のリード端子１６に複数個のメモリＩ
Ｃ１３1 〜１３n の各リード端子１４1 〜１４n を直接
半田付けすることにより、１個の信号処理用ＬＳＩ（又
は、メモリコントロール用ＬＳＩ）のＩＣチップ１５お
よび複数個のメモリＩＣ１３1 〜１３n を実装した構成
となっている。
【００１３】このように、同じ半田付け用ラウンドに、
ＴＡＢ実装された信号処理用ＬＳＩ（又は、メモリコン
トロール用ＬＳＩ）のＩＣチップ１５に対して複数個の
メモリＩＣ１３1 〜１３n を重ね実装した場合にも、上
記実施例の場合と同様に、高密度実装が可能になるとと
もに、ＩＣの実装を低コストにて実現でき、さらには信
号線間の干渉、不要輻射を軽減できることになる。
ＴＡＢ実装された信号処理用ＬＳＩ（又は、メモリコン
トロール用ＬＳＩ）のＩＣチップ１５に対して複数個の
メモリＩＣ１３1 〜１３n を重ね実装した場合にも、上
記実施例の場合と同様に、高密度実装が可能になるとと
もに、ＩＣの実装を低コストにて実現でき、さらには信
号線間の干渉、不要輻射を軽減できることになる。
【００１４】なお、本実施例においては、ＴＡＢ実装さ
れた信号処理用ＬＳＩ（又は、メモリコントロール用Ｌ
ＳＩ）のＩＣチップ１５に対して複数個のメモリＩＣ１
３1〜１３n を重ね実装した例を示したが、メモリＩＣ
１３を１個のみ積み重ねて実装しても良いことは勿論で
ある。
れた信号処理用ＬＳＩ（又は、メモリコントロール用Ｌ
ＳＩ）のＩＣチップ１５に対して複数個のメモリＩＣ１
３1〜１３n を重ね実装した例を示したが、メモリＩＣ
１３を１個のみ積み重ねて実装しても良いことは勿論で
ある。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
信号処理用ＬＳＩ又はメモリコントロール用ＬＳＩ上
に、メモリＩＣを重ね実装する構成としたので、最小限
の配線にてメモリＩＣを基板に半田付けできるととも
に、高密度実装が可能となる。また、多数の信号線を基
板に配線する必要がなくなるため、基板を多層化する必
要がなくなることによって安価な基板を使用でき、ＩＣ
の実装を低コストにて実現できるとともに、配線を引き
回す必要がないことから、信号線間の干渉、不要輻射を
軽減できることになる。
信号処理用ＬＳＩ又はメモリコントロール用ＬＳＩ上
に、メモリＩＣを重ね実装する構成としたので、最小限
の配線にてメモリＩＣを基板に半田付けできるととも
に、高密度実装が可能となる。また、多数の信号線を基
板に配線する必要がなくなるため、基板を多層化する必
要がなくなることによって安価な基板を使用でき、ＩＣ
の実装を低コストにて実現できるとともに、配線を引き
回す必要がないことから、信号線間の干渉、不要輻射を
軽減できることになる。
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の他の実施例を示す構成図である。
【図３】従来例を示す構成図である。
１１，３１ 基板 １２ ＩＣパッケージ １３，１３1 〜１３n ，３３ メモリＩＣ １５ ＩＣチップ
Claims (2)
- 【請求項１】 基板に実装された信号処理用ＩＣ又はメ
モリコントロール用ＩＣと、 前記信号処理用ＩＣ又はメモリコントロール用ＩＣ上に
重ね実装された少なくとも１個のメモリＩＣとからなる
ことを特徴とするＩＣ実装構造。 - 【請求項２】 前記メモリＩＣは、ＴＡＢ実装されてい
ることを特徴とする請求項１記載のＬＳＩ実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4084838A JPH05251633A (ja) | 1992-03-06 | 1992-03-06 | Ｉｃ実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4084838A JPH05251633A (ja) | 1992-03-06 | 1992-03-06 | Ｉｃ実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251633A true JPH05251633A (ja) | 1993-09-28 |
Family
ID=13841938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4084838A Pending JPH05251633A (ja) | 1992-03-06 | 1992-03-06 | Ｉｃ実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251633A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999018611A1 (en) * | 1997-10-08 | 1999-04-15 | Cardiac Pacemakers, Inc. | Stacked integrated circuits using tape automated bonding within an implantable medical device |
| KR20020035472A (ko) * | 2001-11-08 | 2002-05-11 | 김정훈 | 컴퓨터용 외장형 메모리 장치 |
-
1992
- 1992-03-06 JP JP4084838A patent/JPH05251633A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999018611A1 (en) * | 1997-10-08 | 1999-04-15 | Cardiac Pacemakers, Inc. | Stacked integrated circuits using tape automated bonding within an implantable medical device |
| KR20020035472A (ko) * | 2001-11-08 | 2002-05-11 | 김정훈 | 컴퓨터용 외장형 메모리 장치 |
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