JPS593960A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS593960A JPS593960A JP57112052A JP11205282A JPS593960A JP S593960 A JPS593960 A JP S593960A JP 57112052 A JP57112052 A JP 57112052A JP 11205282 A JP11205282 A JP 11205282A JP S593960 A JPS593960 A JP S593960A
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- semiconductor element
- semiconductor device
- semiconductor
- wire
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/421—Shapes or dispositions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は樹脂封止型半導体装置のシングル・インライン
・／母ツケージ、デユアルーインラインａ ／’？ ｙ
ケージ、フラット・パッケージの素子組み立て構造に使
用した場合に適する半導体装置に関する。
・／母ツケージ、デユアルーインラインａ ／’？ ｙ
ケージ、フラット・パッケージの素子組み立て構造に使
用した場合に適する半導体装置に関する。
従来の樹脂封止型半導体装置の例を第１図、第２図に示
す。図中１はリードフレームよシ構成された半導体素子
取着部（アイランド）、２は同じくリード、３は半導体
素子（ペレット）、４はリード２と半導体素子３の電極
をつなぐＡｕまたはＡｔよシなるデンディングワイヤ、
５は外題器（樹脂）である。
す。図中１はリードフレームよシ構成された半導体素子
取着部（アイランド）、２は同じくリード、３は半導体
素子（ペレット）、４はリード２と半導体素子３の電極
をつなぐＡｕまたはＡｔよシなるデンディングワイヤ、
５は外題器（樹脂）である。
上記樹脂封止型半導体装置の組み立て方法の一例として
は、半導体素子３をリードフレームのペレット取着部１
に接着し、半導体素子３の電極とリード２とをデンディ
ングワイヤ４で結線する。次にトランスファモールド等
によって、樹脂で外囲器５を形成するものである。
は、半導体素子３をリードフレームのペレット取着部１
に接着し、半導体素子３の電極とリード２とをデンディ
ングワイヤ４で結線する。次にトランスファモールド等
によって、樹脂で外囲器５を形成するものである。
第３図は第２図の樹脂封止型半導体装置のリード２を、
プリント基板８の孔に挿入した図である。図中９はり−
ド２のアウターリード部間を電気的に接続した配線層で
ある。
プリント基板８の孔に挿入した図である。図中９はり−
ド２のアウターリード部間を電気的に接続した配線層で
ある。
第３図に示される如く半導体装置をプリント基板８に挿
入した場合、電気特性上アウターリード・間に導通が必
要な時には、従来はプリント基板８に配線１−９を、印
刷配線で形成していた。
入した場合、電気特性上アウターリード・間に導通が必
要な時には、従来はプリント基板８に配線１−９を、印
刷配線で形成していた。
第３図に示すものだと、基板８には他にも集積回路、ダ
イオード、トランジスタ吟の配線層がおるため、プリン
ト基板８上の印刷配線が複雑になシ、甚だしい場合は配
線不可能となってい九〇 〔発明の目的〕 本発明は上記実情に鑑みてなされたもので、半導体部品
を組み込むプリント基板に、アウターリード間の導通を
とる配線層を設けることが不要化され、プリント基板の
配線が簡素化できる半導体装置を提供しようとするもの
である。
イオード、トランジスタ吟の配線層がおるため、プリン
ト基板８上の印刷配線が複雑になシ、甚だしい場合は配
線不可能となってい九〇 〔発明の目的〕 本発明は上記実情に鑑みてなされたもので、半導体部品
を組み込むプリント基板に、アウターリード間の導通を
とる配線層を設けることが不要化され、プリント基板の
配線が簡素化できる半導体装置を提供しようとするもの
である。
本発明は上記目的を達成するため、樹脂封止型半導体装
置の樹脂内に、アウターリード間の導通に必要な結線を
設けたことを特徴とするものである。
置の樹脂内に、アウターリード間の導通に必要な結線を
設けたことを特徴とするものである。
以下図面を参照して本発明の一実施例を説明する。第４
図、第５図は同実施例を示すものであるが、これは前記
従来例と対応させた場合の例であるから、対応個所には
適宜同一符号を用いて説明を省略し、特徴とする点の説
明を行なう。本実施例の特徴とするところは、並設され
た複数のり−Ｐ２１〜２丁のうち、リード２１と２１は
、樹脂５で覆われる側の端部で、デンディングワイヤ４
１γによ多接続され、リード！’ｌ と２１はデンディ
ングワイヤ４■により接続されたものである。
図、第５図は同実施例を示すものであるが、これは前記
従来例と対応させた場合の例であるから、対応個所には
適宜同一符号を用いて説明を省略し、特徴とする点の説
明を行なう。本実施例の特徴とするところは、並設され
た複数のり−Ｐ２１〜２丁のうち、リード２１と２１は
、樹脂５で覆われる側の端部で、デンディングワイヤ４
１γによ多接続され、リード！’ｌ と２１はデンディ
ングワイヤ４■により接続されたものである。
このような構成とすれば、封止樹脂５内で所望のリード
間接続が行なわれるため、第５図に示される如く第３図
で必要とされたプリント基板８上の配線層９が省略可能
となυ、プリント基板８上の配線が簡素化されるもので
ある。ま゛たデンディングワイヤによシ、リード２１辷
゛２７を選択接続できるから、配線の多様化が可能とな
る。また上記リード間をつなぐボンディングワイヤは樹
脂５内にあるため、邪魔なものとはならないものである
。
間接続が行なわれるため、第５図に示される如く第３図
で必要とされたプリント基板８上の配線層９が省略可能
となυ、プリント基板８上の配線が簡素化されるもので
ある。ま゛たデンディングワイヤによシ、リード２１辷
゛２７を選択接続できるから、配線の多様化が可能とな
る。また上記リード間をつなぐボンディングワイヤは樹
脂５内にあるため、邪魔なものとはならないものである
。
ところで第４図の構成では、各部をまたぐボンディング
ワイヤ４１７＋４１１が細く長いものでおるためワイヤ
形状が不安定で、かつリードの支持不安定のため信頼性
が悪化するおそれがある。この問題点を解消したのが第
６図ないし第８図の実施例であり、第６図はリード２１
。
ワイヤ４１７＋４１１が細く長いものでおるためワイヤ
形状が不安定で、かつリードの支持不安定のため信頼性
が悪化するおそれがある。この問題点を解消したのが第
６図ないし第８図の実施例であり、第６図はリード２１
。
２、．２Ｂ を、リードフレームそのもので一体形成し
た連結部”１２，２１１によ多接続したもの、第、７図
は同連結部２Ｌ７によシ、リード２１゜２７間を接続し
たもの、第８図は、リード２２をまたぐ連結部１１によ
シリード２１＋２８間を接続したものである。
た連結部”１２，２１１によ多接続したもの、第、７図
は同連結部２Ｌ７によシ、リード２１゜２７間を接続し
たもの、第８図は、リード２２をまたぐ連結部１１によ
シリード２１＋２８間を接続したものである。
上記のようにリーＰ連結部２１１ １２２３１２１７．
１１を硬質の板状導体で形成すれば、樹脂５内でのリー
ド間接続が確実化されるだめ、信頼性の高い製品が得ら
れるものである。
１１を硬質の板状導体で形成すれば、樹脂５内でのリー
ド間接続が確実化されるだめ、信頼性の高い製品が得ら
れるものである。
なお本発明は前記実施例のみに限られるものではなく１
例えば本発明をセラミックス基板を用いたものにも適用
できる等、種々の応用が可能である。
例えば本発明をセラミックス基板を用いたものにも適用
できる等、種々の応用が可能である。
１以上説明した如く本発明によれば、立体配線が行なわ
れるだめ基板配線が簡素化され、またリード間の任意接
続が可能だから配線の多様化が可能となり、またリード
間をつなぐ連結部は明脂内にあるため邪魔にならず、ま
た上記連結部に板状導体を用いる場合は樹脂内での電気
接続が確実化される等の利点を有した半導体装置が提供
できるものである。
れるだめ基板配線が簡素化され、またリード間の任意接
続が可能だから配線の多様化が可能となり、またリード
間をつなぐ連結部は明脂内にあるため邪魔にならず、ま
た上記連結部に板状導体を用いる場合は樹脂内での電気
接続が確実化される等の利点を有した半導体装置が提供
できるものである。
第１図、第２図は従来装置の一部切欠斜視図、第３図は
同装置の使用状態を示す斜視図、第４図は本発明の一実
施例の一部切欠斜視図、第５図はその使用状態を示す斜
視図、第６図ないし第８図は本発明の異なる実施例の一
部切欠斜視図でらる。 ノ ・・・ 半 導 体 メ（子 取 ）鉛１ 部 、
２１ 〜２ ７ −＋）−１”、３・・・半導体素
子、２１□ ＋ ２２３ ＋ ２１１ ＋ ”・・
・連結部（板状４体り、’ ＋ ’ｌ’７ ＋ ’ｍ
１・・２Ｊζンデイ７グワイヤ、５・・樹脂、８・・・
プリント基板。
同装置の使用状態を示す斜視図、第４図は本発明の一実
施例の一部切欠斜視図、第５図はその使用状態を示す斜
視図、第６図ないし第８図は本発明の異なる実施例の一
部切欠斜視図でらる。 ノ ・・・ 半 導 体 メ（子 取 ）鉛１ 部 、
２１ 〜２ ７ −＋）−１”、３・・・半導体素
子、２１□ ＋ ２２３ ＋ ２１１ ＋ ”・・
・連結部（板状４体り、’ ＋ ’ｌ’７ ＋ ’ｍ
１・・２Ｊζンデイ７グワイヤ、５・・樹脂、８・・・
プリント基板。
Claims (1)
- 【特許請求の範囲】 （１） 半導体素子と、該半導体素子を取着する素子
取着部と、前記半導体素子の電極を導出するための複数
のリードと、該リードと前記半導体素子の電極間を接続
する第１のゴンデイングワイゴと、前記リードの成るも
のどうしをその一端側で接続する第２のがンデイングワ
イヤと、前記各メンディングワイヤ、該ワイヤ付近の前
記各リード及び前記半導体素子を覆う封止樹脂とを具備
したことを特徴とする半導体装置・（２）前記第２のホ
ンディングワイヤで一端どうしが接続された前記り−Ｐ
は、プリント基板またはセラミック４ス基板に設けられ
た配線層間を立体的につなぐものであることを特徴とす
る特許請求の範囲第１項に記載の半導体装置。−（３）
半導体素子と、該半導体素子を取着する素子取着部と、
前記半導体素子の電極を導出するための複数のリードと
、該リードと前記半導体素子の電極間を接続するホンデ
ィングワイヤと、前記リードの成るものどうしをその一
端側で接続する硬質の板状導体と、咳板状導体、前記ホ
ンディングワイヤ、該ワイヤ付近の各リード及び半導体
素子を覆う封止樹脂とを具備したことを特徴とする半導
体装置。 （４） 前記板状導体で一端どうしが接続された前記
リードは、プリント基板またはセラミックス基板に設け
られた配線層間を立体的につなぐものであることを特徴
とする特許請求の範囲第３項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112052A JPS593960A (ja) | 1982-06-29 | 1982-06-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112052A JPS593960A (ja) | 1982-06-29 | 1982-06-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593960A true JPS593960A (ja) | 1984-01-10 |
| JPS634951B2 JPS634951B2 (ja) | 1988-02-01 |
Family
ID=14576816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112052A Granted JPS593960A (ja) | 1982-06-29 | 1982-06-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593960A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59171152A (ja) * | 1983-03-17 | 1984-09-27 | Nec Corp | 半導体装置 |
| JPS61148854A (ja) * | 1984-12-24 | 1986-07-07 | Hitachi Ltd | リ−ドフレ−ム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5394875A (en) * | 1977-01-31 | 1978-08-19 | Nec Corp | Package for semiconductor element |
| JPS5429973A (en) * | 1977-08-10 | 1979-03-06 | Hitachi Ltd | Lead frame for semiconductor device |
-
1982
- 1982-06-29 JP JP57112052A patent/JPS593960A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5394875A (en) * | 1977-01-31 | 1978-08-19 | Nec Corp | Package for semiconductor element |
| JPS5429973A (en) * | 1977-08-10 | 1979-03-06 | Hitachi Ltd | Lead frame for semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59171152A (ja) * | 1983-03-17 | 1984-09-27 | Nec Corp | 半導体装置 |
| JPS61148854A (ja) * | 1984-12-24 | 1986-07-07 | Hitachi Ltd | リ−ドフレ−ム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS634951B2 (ja) | 1988-02-01 |
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