JPH05252017A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05252017A JPH05252017A JP4048624A JP4862492A JPH05252017A JP H05252017 A JPH05252017 A JP H05252017A JP 4048624 A JP4048624 A JP 4048624A JP 4862492 A JP4862492 A JP 4862492A JP H05252017 A JPH05252017 A JP H05252017A
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- Japan
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- control signal
- field effect
- gate
- transfer gate
- semiconductor integrated
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Abstract
(57)【要約】
【目的】アイソレーション特性を改善したトランスファ
ゲート回路を有する半導体集積回路を提供することを目
的とする。 【構成】セレクタ回路を構成するトランスファゲートＴ
Ｇ1 ，ＴＧ2 ，…，ＴＧn は、信号経路に対して直列接
続された第１，第２のＭＥＳＦＥＴ−Ｑ1 ，Ｑ2、これ
ら第１，第２のＭＥＳＦＥＴ−Ｑ1 ，Ｑ2 の接続点とバ
イアス電源ＶBBの間に設けられた第３のＭＥＳＦＥＴ−
Ｑ3 、およびデータ入力用のＭＥＳＦＥＴ−ＱINを有す
る。第１，第２のＭＥＳＦＥＴ−Ｑ1 ，Ｑ2 のゲートは
それぞれ、抵抗Ｒ1 ，Ｒ2 を介して第１の制御信号φ1
の信号端子に接続されている。第３のＭＥＳＦＥＴ−Ｑ
3 のゲートは抵抗Ｒ3 を介して第２の制御信号／φ1 の
信号端子に接続されている。
ゲート回路を有する半導体集積回路を提供することを目
的とする。 【構成】セレクタ回路を構成するトランスファゲートＴ
Ｇ1 ，ＴＧ2 ，…，ＴＧn は、信号経路に対して直列接
続された第１，第２のＭＥＳＦＥＴ−Ｑ1 ，Ｑ2、これ
ら第１，第２のＭＥＳＦＥＴ−Ｑ1 ，Ｑ2 の接続点とバ
イアス電源ＶBBの間に設けられた第３のＭＥＳＦＥＴ−
Ｑ3 、およびデータ入力用のＭＥＳＦＥＴ−ＱINを有す
る。第１，第２のＭＥＳＦＥＴ−Ｑ1 ，Ｑ2 のゲートは
それぞれ、抵抗Ｒ1 ，Ｒ2 を介して第１の制御信号φ1
の信号端子に接続されている。第３のＭＥＳＦＥＴ−Ｑ
3 のゲートは抵抗Ｒ3 を介して第２の制御信号／φ1 の
信号端子に接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、特に入力データの多重化に用いられるセレクタ等を
構成するトランスファゲートの改良に関する。
り、特に入力データの多重化に用いられるセレクタ等を
構成するトランスファゲートの改良に関する。
【０００２】
【従来の技術】入力データを多重化するためのセレクタ
回路は、データ通信の分野の他、各種ディジタル演算処
理装置に数多く用いられている。２入力（２ビット）の
データを取り扱うセレクタ回路は一般に、ＡＮＤ，ＯＲ
回路により構成される。より簡単には、トランスファゲ
ートを用いてセレクタ回路を構成することができる。
回路は、データ通信の分野の他、各種ディジタル演算処
理装置に数多く用いられている。２入力（２ビット）の
データを取り扱うセレクタ回路は一般に、ＡＮＤ，ＯＲ
回路により構成される。より簡単には、トランスファゲ
ートを用いてセレクタ回路を構成することができる。
【０００３】図４は、その様なトランスファゲートを用
いた２ビットのセレクタ回路の基本構成である。それぞ
れ一つの電界効果トランジスタ（ＦＥＴ）Ｑ01，Ｑ02を
用いたトランスファゲートがワイヤド・オア接続され
て、セレクタ回路が構成されている。この基本構成で
は、トランスファゲートの入出力のアイソレーションが
十分ではなく、出力データに入力データが重畳される。
したがってトランスファゲートをセレクタ回路に用いた
場合に、入出力間のアイソレーションをいかに大きくす
るかが重要な課題になる。
いた２ビットのセレクタ回路の基本構成である。それぞ
れ一つの電界効果トランジスタ（ＦＥＴ）Ｑ01，Ｑ02を
用いたトランスファゲートがワイヤド・オア接続され
て、セレクタ回路が構成されている。この基本構成で
は、トランスファゲートの入出力のアイソレーションが
十分ではなく、出力データに入力データが重畳される。
したがってトランスファゲートをセレクタ回路に用いた
場合に、入出力間のアイソレーションをいかに大きくす
るかが重要な課題になる。
【０００４】図５は、このアイソレーション特性の改善
を図ったセレクタ回路用トランスファゲートの構成例で
ある。ここでは、信号経路に直列に入る２個のＦＥＴ−
Ｑ1，Ｑ2 と、その接続点に所定のバイアスを与えるた
めのＦＥＴ−Ｑ3 の３個のＦＥＴを用いて、トランスフ
ァゲートが構成されている（特公平３−４２０１７号公
報，特開平３−９４５１６号公報参照）。
を図ったセレクタ回路用トランスファゲートの構成例で
ある。ここでは、信号経路に直列に入る２個のＦＥＴ−
Ｑ1，Ｑ2 と、その接続点に所定のバイアスを与えるた
めのＦＥＴ−Ｑ3 の３個のＦＥＴを用いて、トランスフ
ァゲートが構成されている（特公平３−４２０１７号公
報，特開平３−９４５１６号公報参照）。
【０００５】この構成では、直列接続されたＦＥＴ−Ｑ
1 ，Ｑ2 を同時にオンにして入力データが転送される。
このとき、ＦＥＴ−Ｑ3 はオフ状態に保たれる。トラン
スファゲート用ＦＥＴ−Ｑ1 ，Ｑ2 をオフにしたときに
は、同時にＦＥＴ−Ｑ3 をオンにする。すなわち、ＦＥ
Ｔ−Ｑ1 ，Ｑ2 がオフのとき、その接続点をＦＥＴ−Ｑ
3 により電位固定することで、クロストーク電流を放電
する。これにより、図４の場合と比較してアイソレーシ
ョン特性は約６０％改善される。
1 ，Ｑ2 を同時にオンにして入力データが転送される。
このとき、ＦＥＴ−Ｑ3 はオフ状態に保たれる。トラン
スファゲート用ＦＥＴ−Ｑ1 ，Ｑ2 をオフにしたときに
は、同時にＦＥＴ−Ｑ3 をオンにする。すなわち、ＦＥ
Ｔ−Ｑ1 ，Ｑ2 がオフのとき、その接続点をＦＥＴ−Ｑ
3 により電位固定することで、クロストーク電流を放電
する。これにより、図４の場合と比較してアイソレーシ
ョン特性は約６０％改善される。
【０００６】しかし、図５の構成においても、アイソレ
ーションは完全ではなく、出力には僅かの入力データの
重畳が見られる。これは、図５に示したように、ＦＥＴ
−Ｑ1 ，Ｑ2 のゲート容量Ｃg1，Ｃg2を介し、制御線を
介して入力信号が出力にもれるためである。一つのトラ
ンスファゲートでのもれによる出力ノッチΔＶは小さい
が、例えばこのトランスファゲートをｎ個ワイヤド・オ
ア接続してｎ：１セレクタを構成した場合には、最悪Δ
Ｖ×ｎの電圧振幅が生じる。これは、回路誤動作の原因
となる。
ーションは完全ではなく、出力には僅かの入力データの
重畳が見られる。これは、図５に示したように、ＦＥＴ
−Ｑ1 ，Ｑ2 のゲート容量Ｃg1，Ｃg2を介し、制御線を
介して入力信号が出力にもれるためである。一つのトラ
ンスファゲートでのもれによる出力ノッチΔＶは小さい
が、例えばこのトランスファゲートをｎ個ワイヤド・オ
ア接続してｎ：１セレクタを構成した場合には、最悪Δ
Ｖ×ｎの電圧振幅が生じる。これは、回路誤動作の原因
となる。
【０００７】
【発明が解決しようとする課題】以上のように従来のト
ランスファゲートを用いたセレクタ回路では、アイソレ
ーション特性が未だ十分ではないという問題があった。
本発明は、アイソレーション特性を大きく改善したトラ
ンスファゲート回路を有する半導体集積回路を提供する
ことを目的とする。
ランスファゲートを用いたセレクタ回路では、アイソレ
ーション特性が未だ十分ではないという問題があった。
本発明は、アイソレーション特性を大きく改善したトラ
ンスファゲート回路を有する半導体集積回路を提供する
ことを目的とする。
【０００８】本発明はまた、その様なアイソレーション
特性を改善したトランスファゲートを用いて構成したセ
レクタ回路を有する半導体集積回路を提供することを目
的とする。
特性を改善したトランスファゲートを用いて構成したセ
レクタ回路を有する半導体集積回路を提供することを目
的とする。
【０００９】
【課題を解決するための手段】本発明に係る半導体集積
回路は、信号経路に対して直列接続され、ゲートが第１
の制御信号により制御される第１および第２のＦＥＴ
と、これら第１，第２のＦＥＴの接続点とバイアス電源
との間に接続され、ゲートが前記第１の制御信号とは逆
相の第２の制御信号により制御される第３のＦＥＴと、
前記第１および第２のＦＥＴのゲートと前記第１の制御
信号の入力端子との間に挿入された抵抗とを有するトラ
ンスファゲートを備えたことを特徴とする。本発明に係
る半導体集積回路はまた、上述のようなトランスファゲ
ートを複数個ワイヤド・オア接続して構成されたセレク
タ回路を有することを特徴とする。
回路は、信号経路に対して直列接続され、ゲートが第１
の制御信号により制御される第１および第２のＦＥＴ
と、これら第１，第２のＦＥＴの接続点とバイアス電源
との間に接続され、ゲートが前記第１の制御信号とは逆
相の第２の制御信号により制御される第３のＦＥＴと、
前記第１および第２のＦＥＴのゲートと前記第１の制御
信号の入力端子との間に挿入された抵抗とを有するトラ
ンスファゲートを備えたことを特徴とする。本発明に係
る半導体集積回路はまた、上述のようなトランスファゲ
ートを複数個ワイヤド・オア接続して構成されたセレク
タ回路を有することを特徴とする。
【００１０】
【作用】本発明によると、直列接続された第１，第２の
ＦＥＴのゲート容量を介してのリークがこれらのゲート
に挿入された抵抗により大きく低減され、トランスファ
ゲートの入出力のアイソレーション特性が大幅に改善さ
れる。また本発明によるトランスファゲートを複数個ワ
イヤド・オア接続してセレクタ回路を構成すれば、従来
に比べて多くの入力データ数を取り扱うことができる。
ＦＥＴのゲート容量を介してのリークがこれらのゲート
に挿入された抵抗により大きく低減され、トランスファ
ゲートの入出力のアイソレーション特性が大幅に改善さ
れる。また本発明によるトランスファゲートを複数個ワ
イヤド・オア接続してセレクタ回路を構成すれば、従来
に比べて多くの入力データ数を取り扱うことができる。
【００１１】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１２】図１は、本発明の一実施例に係るトランス
ファゲートを用いたセレクタ回路を示す。この実施例で
は、ｎ個のトランスファゲートＴＧ1 ，ＴＧ2 ，…，Ｔ
Ｇnをワイヤド・オア接続してセレクタ回路が構成され
ている。
ファゲートを用いたセレクタ回路を示す。この実施例で
は、ｎ個のトランスファゲートＴＧ1 ，ＴＧ2 ，…，Ｔ
Ｇnをワイヤド・オア接続してセレクタ回路が構成され
ている。
【００１３】各トランスファゲートＴＧ1 ，ＴＧ2 ，
…，ＴＧn は、信号経路に対して直列接続されたトラン
スファゲート用の第１，第２のＧａＡｓＭＥＳＦＥＴ−
Ｑ1 ，Ｑ2 、これら第１，第２のＧａＡｓＭＥＳＦＥＴ
−Ｑ1 ，Ｑ2 の接続点とバイアス電源ＶBBの間に設けら
れた第３のＧａＡｓＭＥＳＦＥＴ−Ｑ3 、およびデータ
入力用のＧａＡｓＭＥＳＦＥＴ−ＱINを有する。第１，
第２のＧａＡｓＭＥＳＦＥＴ−Ｑ1 ，Ｑ2 のゲートはそ
れぞれ、抵抗Ｒ1 ，Ｒ2 を介して第１の制御信号φ1 の
信号端子に接続されている。第３のＧａＡｓＭＥＳＦＥ
Ｔ−Ｑ3 のゲートは抵抗Ｒ3 を介して、第１の制御信号
φ1 の逆相の第２の制御信号／φ1 が入る信号端子に接
続されている。
…，ＴＧn は、信号経路に対して直列接続されたトラン
スファゲート用の第１，第２のＧａＡｓＭＥＳＦＥＴ−
Ｑ1 ，Ｑ2 、これら第１，第２のＧａＡｓＭＥＳＦＥＴ
−Ｑ1 ，Ｑ2 の接続点とバイアス電源ＶBBの間に設けら
れた第３のＧａＡｓＭＥＳＦＥＴ−Ｑ3 、およびデータ
入力用のＧａＡｓＭＥＳＦＥＴ−ＱINを有する。第１，
第２のＧａＡｓＭＥＳＦＥＴ−Ｑ1 ，Ｑ2 のゲートはそ
れぞれ、抵抗Ｒ1 ，Ｒ2 を介して第１の制御信号φ1 の
信号端子に接続されている。第３のＧａＡｓＭＥＳＦＥ
Ｔ−Ｑ3 のゲートは抵抗Ｒ3 を介して、第１の制御信号
φ1 の逆相の第２の制御信号／φ1 が入る信号端子に接
続されている。
【００１４】この様にトランスファゲート用ＭＥＳＦＥ
Ｔ−Ｑ1 ，Ｑ2 のゲートにそれぞれ抵抗Ｒ1 ，Ｒ2 を挿
入することにより、ゲート容量を介し制御信号線を介し
ての入力信号の出力端子へのもれが抑制される。したが
って入力データ数ｎが大きい場合にも誤動作のないセレ
クタ回路が得られる。
Ｔ−Ｑ1 ，Ｑ2 のゲートにそれぞれ抵抗Ｒ1 ，Ｒ2 を挿
入することにより、ゲート容量を介し制御信号線を介し
ての入力信号の出力端子へのもれが抑制される。したが
って入力データ数ｎが大きい場合にも誤動作のないセレ
クタ回路が得られる。
【００１５】具体的なデータを挙げてその効果を説明す
る。ＭＥＳＦＥＴ−Ｑ1 ，Ｑ2 ，Ｑ3 にはゲート長０．
５μm のものを用い、抵抗Ｒ1 ，Ｒ2 として１０ｋΩを
用い、バイアス電源ＶBBとして−２Ｖを用いた。図２
(a) (b) の示す従来例と共に、図２(c) に示す本実施例
のトランスファゲート構成での、トランスファゲートが
オフ時の入力振幅０．９Ｖに対する出力振幅を測定した
結果を、図３に示した。
る。ＭＥＳＦＥＴ−Ｑ1 ，Ｑ2 ，Ｑ3 にはゲート長０．
５μm のものを用い、抵抗Ｒ1 ，Ｒ2 として１０ｋΩを
用い、バイアス電源ＶBBとして−２Ｖを用いた。図２
(a) (b) の示す従来例と共に、図２(c) に示す本実施例
のトランスファゲート構成での、トランスファゲートが
オフ時の入力振幅０．９Ｖに対する出力振幅を測定した
結果を、図３に示した。
【００１６】図２(c) の実施例の構成では、出力振幅は
約１ｍＶ程度まで小さくなっている。したがってアイソ
レーション特性は、約−５８ｄＢである。図２(a) (b)
の構成ではアイソレーション特性がそれぞれ、−２３ｄ
Ｂ，−３１ｄＢである。すなわちこの実施例によれば、
抵抗を挿入しないほかは実施例と同様の構成である図２
(b) の場合に比べて、リークは約２５分の１に低減され
ている。
約１ｍＶ程度まで小さくなっている。したがってアイソ
レーション特性は、約−５８ｄＢである。図２(a) (b)
の構成ではアイソレーション特性がそれぞれ、−２３ｄ
Ｂ，−３１ｄＢである。すなわちこの実施例によれば、
抵抗を挿入しないほかは実施例と同様の構成である図２
(b) の場合に比べて、リークは約２５分の１に低減され
ている。
【００１７】入力データ数ｎ＝５０のセレクタ回路を構
成して、トランスファゲートがオフ状態で各入力端子に
０．９Ｖのパルスを入力し、そのときの出力振幅を見る
と、実施例の場合、約５０ｍＶ（＝−２５ｄＢ）であっ
た。これに対して、図２(b)の従来構成で同様のセレク
タ回路を構成した場合には、同様の試験条件で出力振幅
は約１．２５Ｖであった。これはデータが出力されてい
るのと変わらない。オフ時の出力振幅の許容値を５０ｍ
Ｖとすれば、図２(b) の従来構成では、２ビット入力の
セレクタ回路までしか実現できないことになる。これに
対してこの実施例によれば、約２５倍のデータ入力が可
能であることになる。
成して、トランスファゲートがオフ状態で各入力端子に
０．９Ｖのパルスを入力し、そのときの出力振幅を見る
と、実施例の場合、約５０ｍＶ（＝−２５ｄＢ）であっ
た。これに対して、図２(b)の従来構成で同様のセレク
タ回路を構成した場合には、同様の試験条件で出力振幅
は約１．２５Ｖであった。これはデータが出力されてい
るのと変わらない。オフ時の出力振幅の許容値を５０ｍ
Ｖとすれば、図２(b) の従来構成では、２ビット入力の
セレクタ回路までしか実現できないことになる。これに
対してこの実施例によれば、約２５倍のデータ入力が可
能であることになる。
【００１８】実施例では、ＧａＡｓＭＥＳＦＥＴを用い
たが、本発明はこれに限られるものではなく、ＭＯＳＦ
ＥＴやＪＦＥＴ等、他のＦＥＴを用いてトランスファゲ
ートを構成する場合にも有効である。また本発明による
トランスファゲートはセレクタ回路に限らず、各種回路
の信号転送ゲートとして用いることが可能である。
たが、本発明はこれに限られるものではなく、ＭＯＳＦ
ＥＴやＪＦＥＴ等、他のＦＥＴを用いてトランスファゲ
ートを構成する場合にも有効である。また本発明による
トランスファゲートはセレクタ回路に限らず、各種回路
の信号転送ゲートとして用いることが可能である。
【００１９】
【発明の効果】以上述べたように本発明によれば、トラ
ンスファゲート用ＦＥＴのゲートに抵抗を挿入すること
によってアイソレーション特性に優れたトランスファゲ
ートを得ることができ、またこれを用いて多くの入力デ
ータを取り扱うことのできるセレクタ回路を得ることが
できる。
ンスファゲート用ＦＥＴのゲートに抵抗を挿入すること
によってアイソレーション特性に優れたトランスファゲ
ートを得ることができ、またこれを用いて多くの入力デ
ータを取り扱うことのできるセレクタ回路を得ることが
できる。
【図１】本発明の一実施例のセレクタ回路を示す図。
【図２】従来例と実施例のトランスファゲートを比較し
て示す図。
て示す図。
【図３】従来例と実施例のトランスファゲート特性を比
較して示す図。
較して示す図。
【図４】従来のセレクタ回路を示す図。
【図５】従来の改良型トランスファゲートを示す図。
ＴＧ1 ，ＴＧ2 ，…，ＴＧn …トランスファゲート、 Ｑ1 …第１のＭＥＳＦＥＴ、 Ｑ2 …第２のＭＥＳＦＥＴ、 Ｑ3 …第３のＭＥＳＦＥＴ、 ＱIN…データ入力用ＭＥＳＦＥＴ、 Ｒ1 ，Ｒ2 ，Ｒ3 …抵抗、 ＶBB…バイアス電源。
フロントページの続き (72)発明者 瀬下 敏樹 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 脇本 啓嗣 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内
Claims (2)
- 【請求項１】信号経路に対して直列接続され、ゲートが
第１の制御信号により制御される第１および第２の電界
効果トランジスタと、 前記第１，第２の電界効果トランジスタの接続点とバイ
アス電源との間に接続され、ゲートが前記第１の制御信
号とは逆相の第２の制御信号により制御される第３の電
界効果トランジスタと、 前記第１および第２の電界効果トランジスタのゲートと
前記第１の制御信号の入力端子との間に挿入された抵抗
と、 を有することを特徴とする半導体集積回路。 - 【請求項２】複数のトランスファゲートがワイヤド・オ
ア接続されたセレクタ回路を有する半導体集積回路にお
いて、前記トランスファゲートは、 信号経路に対して直列接続され、ゲートが第１の制御信
号により制御される第１および第２の電界効果トランジ
スタと、 前記第１，第２の電界効果トランジスタの接続点とバイ
アス電源との間に接続され、ゲートが前記第１の制御信
号とは逆相の第２の制御信号により制御される第３の電
界効果トランジスタと、 前記第１および第２の電界効果トランジスタのゲートと
前記第１の制御信号の入力端子との間に挿入された抵抗
と、 を有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4048624A JPH05252017A (ja) | 1992-03-05 | 1992-03-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4048624A JPH05252017A (ja) | 1992-03-05 | 1992-03-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05252017A true JPH05252017A (ja) | 1993-09-28 |
Family
ID=12808561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4048624A Pending JPH05252017A (ja) | 1992-03-05 | 1992-03-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05252017A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002290217A (ja) * | 2001-03-28 | 2002-10-04 | Fujitsu Ltd | 遅延回路、遅延回路を含む半導体集積回路装置、及び遅延方法 |
| US7400180B2 (en) | 2004-12-09 | 2008-07-15 | Elpida Memory, Inc. | Semiconductor device having input circuits activated by clocks having different phases |
| JP2020031278A (ja) * | 2018-08-20 | 2020-02-27 | ローム株式会社 | 電圧比較回路、半導体装置及びモータドライバ装置 |
-
1992
- 1992-03-05 JP JP4048624A patent/JPH05252017A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002290217A (ja) * | 2001-03-28 | 2002-10-04 | Fujitsu Ltd | 遅延回路、遅延回路を含む半導体集積回路装置、及び遅延方法 |
| US7400180B2 (en) | 2004-12-09 | 2008-07-15 | Elpida Memory, Inc. | Semiconductor device having input circuits activated by clocks having different phases |
| US7791383B2 (en) | 2004-12-09 | 2010-09-07 | Elpida Memory, Inc. | Semiconductor device having input circuits activated by clocks having different phases |
| JP2020031278A (ja) * | 2018-08-20 | 2020-02-27 | ローム株式会社 | 電圧比較回路、半導体装置及びモータドライバ装置 |
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