JPH05257164A - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
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- JPH05257164A JPH05257164A JP5181792A JP5181792A JPH05257164A JP H05257164 A JPH05257164 A JP H05257164A JP 5181792 A JP5181792 A JP 5181792A JP 5181792 A JP5181792 A JP 5181792A JP H05257164 A JPH05257164 A JP H05257164A
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- JP
- Japan
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- additional capacitance
- shielding film
- light
- active matrix
- electrode
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- G—PHYSICS
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- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 アクティブマトリクス基板において、映像信
号を送る配線の抵抗を小さくして信号遅延を生じにくく
する。 【構成】 遮光膜１５と付加容量共通配線８とが平行に
形成されており、遮光膜１５と付加容量共通配線８とが
層間絶縁膜に設けたコンタクトホール７ｃ、９ｃを介し
て電気的に接続されているので、遮光膜１５と付加容量
共通配線８とが並列接続された回路構成となり、抵抗が
小さくなる。
号を送る配線の抵抗を小さくして信号遅延を生じにくく
する。 【構成】 遮光膜１５と付加容量共通配線８とが平行に
形成されており、遮光膜１５と付加容量共通配線８とが
層間絶縁膜に設けたコンタクトホール７ｃ、９ｃを介し
て電気的に接続されているので、遮光膜１５と付加容量
共通配線８とが並列接続された回路構成となり、抵抗が
小さくなる。
Description
【０００１】
【産業上の利用分野】本発明は、例えばアクティブマト
リクス液晶表示装置等に用いられるアクティブマトリク
ス基板の製造方法に関するものである。
リクス液晶表示装置等に用いられるアクティブマトリク
ス基板の製造方法に関するものである。
【０００２】
【従来の技術】近年、液晶等を表示媒体として用いたア
クティブマトリクス表示装置が、活発に研究されてい
る。中でも、液晶を用いたアクティブマトリクス型の表
示装置は平面ディスプレイとして研究され、その成果も
着実に上がっている。このようなアクティブマトリクス
型液晶表示装置は、絵素電極、薄膜トランジスタ（ＴＦ
Ｔ）等が形成されたアクティブマトリクス基板と、対向
電極が形成された対向基板と、これらを対向させた間に
封入された液晶層とによって構成されている。
クティブマトリクス表示装置が、活発に研究されてい
る。中でも、液晶を用いたアクティブマトリクス型の表
示装置は平面ディスプレイとして研究され、その成果も
着実に上がっている。このようなアクティブマトリクス
型液晶表示装置は、絵素電極、薄膜トランジスタ（ＴＦ
Ｔ）等が形成されたアクティブマトリクス基板と、対向
電極が形成された対向基板と、これらを対向させた間に
封入された液晶層とによって構成されている。
【０００３】特に、小型かつ高精細に設計されたアクテ
ィブマトリクス型液晶表示装置（ＬＣＤ）では、その設
計上、絵素の面積が小さくなるので、絵素電極及び対向
電極との間で形成されるコンデンサ容量が小さくなる。
従って、映像信号を必要な時間保持することが出来なく
なるという問題が生じる。加えて、絵素電極の電位に対
するバス配線の電位の変動が大きくなるという問題も生
じる。そこで、絵素電極と対向電極との容量不足を補う
ために付加容量が設けられる。
ィブマトリクス型液晶表示装置（ＬＣＤ）では、その設
計上、絵素の面積が小さくなるので、絵素電極及び対向
電極との間で形成されるコンデンサ容量が小さくなる。
従って、映像信号を必要な時間保持することが出来なく
なるという問題が生じる。加えて、絵素電極の電位に対
するバス配線の電位の変動が大きくなるという問題も生
じる。そこで、絵素電極と対向電極との容量不足を補う
ために付加容量が設けられる。
【０００４】図４は、付加容量を備えた従来のアクティ
ブマトリクス基板の絵素１個分の平面図を示し、図５は
そのアクティブマトリクス基板のＴＦＴ２５を通る断面
図（図４におけるＢ−Ｂ´に沿った断面図）である。こ
のアクティブマトリクス基板は、絶縁性基板１１上に、
チャネル層１２ａ、１２ｂ、ソース電極２３及びドレイ
ン電極２４を有する多結晶シリコンからなる半導体層３
０が形成されている。半導体層３０のチャネル層１２
ａ、１２ｂ以外の部分は、イオン注入法によるドーピン
グを行うことにより電気抵抗が低減されている。
ブマトリクス基板の絵素１個分の平面図を示し、図５は
そのアクティブマトリクス基板のＴＦＴ２５を通る断面
図（図４におけるＢ−Ｂ´に沿った断面図）である。こ
のアクティブマトリクス基板は、絶縁性基板１１上に、
チャネル層１２ａ、１２ｂ、ソース電極２３及びドレイ
ン電極２４を有する多結晶シリコンからなる半導体層３
０が形成されている。半導体層３０のチャネル層１２
ａ、１２ｂ以外の部分は、イオン注入法によるドーピン
グを行うことにより電気抵抗が低減されている。
【０００５】半導体層３０を覆って基板１１の上には、
ゲート絶縁膜１３が形成され、このゲート絶縁膜１３上
には、ｎ+またはｐ+のどちらか一方の多結晶Ｓｉからな
るゲート電極３ａ、３ｂおよび付加容量電極６が形成さ
れている。上述のドーピングは、このゲート電極３ａ、
３ｂをマスクとして行われる。ゲート電極３ａは、図１
に示すようにゲートバス配線１自身の一部からなり、ゲ
ート電極３ｂはゲートバス配線１から分岐した部分で構
成される。付加容量電極６は、図１に示すように帯状を
した付加容量共通配線８の一部であり、付加容量共通配
線８と絵素電極４との対向部分で付加容量が形成され
る。
ゲート絶縁膜１３が形成され、このゲート絶縁膜１３上
には、ｎ+またはｐ+のどちらか一方の多結晶Ｓｉからな
るゲート電極３ａ、３ｂおよび付加容量電極６が形成さ
れている。上述のドーピングは、このゲート電極３ａ、
３ｂをマスクとして行われる。ゲート電極３ａは、図１
に示すようにゲートバス配線１自身の一部からなり、ゲ
ート電極３ｂはゲートバス配線１から分岐した部分で構
成される。付加容量電極６は、図１に示すように帯状を
した付加容量共通配線８の一部であり、付加容量共通配
線８と絵素電極４との対向部分で付加容量が形成され
る。
【０００６】更に、ゲート電極３ａ及び３ｂを覆って基
板１１上の全面には、第１層間絶縁膜１４が形成されて
いる。第１層間絶縁膜１４には、スルーホール７ａ及び
７ｂが設けられている。スルーホール７ａの上には、ソ
ースバス配線２から分岐した金属層１０ａが形成されて
いる。更に、分岐した金属層１０ａとは、別に同時に形
成された金属層１０ｂが存在する。ソースバス配線２
は、スルーホール７ａを介してＴＦＴ２５のソース電極
２３に接続されている。ここで、ＴＦＴ２５は、ゲート
電極３ａ及び３ｂを有するデュアルゲートと呼ばれる構
造が用いられている。一方のコンタクトホール７ｂは、
ＴＦＴ２５のドレイン電極２４と金属層１０ｂとの間に
おける電気的接続を確実に行うためにＡｌなどの金属を
使用して埋められる。
板１１上の全面には、第１層間絶縁膜１４が形成されて
いる。第１層間絶縁膜１４には、スルーホール７ａ及び
７ｂが設けられている。スルーホール７ａの上には、ソ
ースバス配線２から分岐した金属層１０ａが形成されて
いる。更に、分岐した金属層１０ａとは、別に同時に形
成された金属層１０ｂが存在する。ソースバス配線２
は、スルーホール７ａを介してＴＦＴ２５のソース電極
２３に接続されている。ここで、ＴＦＴ２５は、ゲート
電極３ａ及び３ｂを有するデュアルゲートと呼ばれる構
造が用いられている。一方のコンタクトホール７ｂは、
ＴＦＴ２５のドレイン電極２４と金属層１０ｂとの間に
おける電気的接続を確実に行うためにＡｌなどの金属を
使用して埋められる。
【０００７】その上には、第２層間絶縁膜１７、遮光膜
１５、第３の層間絶縁膜１８及び絵素電極４がこの順に
形成されている。遮光膜１５と前記金属層１０ｂとは、
第２層間絶縁膜１７に設けたコンタクトホール９ｂを介
して接続される。遮光膜１５は、Ｔｉ−Ｗ合金などで形
成する。この遮光膜１５は、コンタクトホール７ｂを埋
めるＡｌ等の金属と、ＩＴＯ等からなる絵素電極４との
間におけるオーミックコンタクトを実現させる役割も担
っている。遮光膜１５と絵素電極４とは、第３の層間絶
縁膜１８に形成したコンタクトホール１６ｂを介して接
続される。
１５、第３の層間絶縁膜１８及び絵素電極４がこの順に
形成されている。遮光膜１５と前記金属層１０ｂとは、
第２層間絶縁膜１７に設けたコンタクトホール９ｂを介
して接続される。遮光膜１５は、Ｔｉ−Ｗ合金などで形
成する。この遮光膜１５は、コンタクトホール７ｂを埋
めるＡｌ等の金属と、ＩＴＯ等からなる絵素電極４との
間におけるオーミックコンタクトを実現させる役割も担
っている。遮光膜１５と絵素電極４とは、第３の層間絶
縁膜１８に形成したコンタクトホール１６ｂを介して接
続される。
【０００８】
【発明が解決しようとする課題】ところで、この従来基
板においては、ゲートバス配線１の１つがオン状態とな
った後、最初にオン状態となるソースバス配線２では、
このゲートバス配線１がオフ状態となるまでの時間が十
分に長いので、ソースバス配線２を送られる映像信号
が、絵素電極４及び付加容量電極６に余裕をもって書き
込まれる。しかし、最後にオン状態となるソースバス配
線２では、ゲートバス配線１がオフ状態となるまでの時
間が短いため、映像信号の書き込み時間が制約されると
いう問題がある。
板においては、ゲートバス配線１の１つがオン状態とな
った後、最初にオン状態となるソースバス配線２では、
このゲートバス配線１がオフ状態となるまでの時間が十
分に長いので、ソースバス配線２を送られる映像信号
が、絵素電極４及び付加容量電極６に余裕をもって書き
込まれる。しかし、最後にオン状態となるソースバス配
線２では、ゲートバス配線１がオフ状態となるまでの時
間が短いため、映像信号の書き込み時間が制約されると
いう問題がある。
【０００９】更に、付加容量共通配線８がｎ+の多結晶
Ｓｉで形成されているので抵抗が十分に小さいとは言え
ない。そのため、付加容量共通配線８を送られる信号は
遅延し、上述の制約された書き込み時間内に映像信号を
書き込むことができなくなり、絵素電極４に書き込まれ
た電位に変動が引き起こされるという問題もある。この
問題を、図６に基づいて説明する。
Ｓｉで形成されているので抵抗が十分に小さいとは言え
ない。そのため、付加容量共通配線８を送られる信号は
遅延し、上述の制約された書き込み時間内に映像信号を
書き込むことができなくなり、絵素電極４に書き込まれ
た電位に変動が引き起こされるという問題もある。この
問題を、図６に基づいて説明する。
【００１０】図６は、１つの絵素部分の等価回路図を示
す。ＴＦＴ３１のドレイン電極３２に接続された絵素電
極３３と、この絵素電極３３に対向し、かつ対向電極配
線が接続された対向電極３４との間では、液晶層を挟ん
で容量ＣLCが形成される。また、ＴＦＴ３１のドレイン
電極３２は、付加容量ＣSを介して付加容量共通配線に
接続されている。更に、ＴＦＴ３１のゲート電極３５及
びドレイン電極３２との間では容量Ｃgdが形成されてい
る。
す。ＴＦＴ３１のドレイン電極３２に接続された絵素電
極３３と、この絵素電極３３に対向し、かつ対向電極配
線が接続された対向電極３４との間では、液晶層を挟ん
で容量ＣLCが形成される。また、ＴＦＴ３１のドレイン
電極３２は、付加容量ＣSを介して付加容量共通配線に
接続されている。更に、ＴＦＴ３１のゲート電極３５及
びドレイン電極３２との間では容量Ｃgdが形成されてい
る。
【００１１】このとき、ＴＦＴのゲートバス配線にゲー
トオンの信号が送られると、ＴＦＴはオン状態となり、
ソースバス配線には映像信号Ｖdが書き込まれる。ここ
で、付加容量共通配線の信号伝達の時定数をτCS、絵素
電極への信号書き込み時間ＴONとすると、τCS《ＴONの
条件が満たされない場合には、付加容量ＣSへの充電が
不十分となり、絵素電極の電位が変動するという問題が
生じる。
トオンの信号が送られると、ＴＦＴはオン状態となり、
ソースバス配線には映像信号Ｖdが書き込まれる。ここ
で、付加容量共通配線の信号伝達の時定数をτCS、絵素
電極への信号書き込み時間ＴONとすると、τCS《ＴONの
条件が満たされない場合には、付加容量ＣSへの充電が
不十分となり、絵素電極の電位が変動するという問題が
生じる。
【００１２】ところで、ＴＦＴがオフ状態となり、τCS
に比べて十分に長い時間が経過した後における実際の表
示状態に対応する絵素電極の電位Ｖd´は、下記の１式
で表される。
に比べて十分に長い時間が経過した後における実際の表
示状態に対応する絵素電極の電位Ｖd´は、下記の１式
で表される。
【００１３】 Ｖd´＝Ｖd−｛Ｃgd／（Ｃgd＋ＣLC＋ＣS）・△Ｖg｝−ａ …（１） ここで、ΔＶgは、ＴＦＴのオン状態の時のゲート電位
とオフ状態の時のゲート電位との差である。ａは、書き
込み時間内に付加容量を十分充電できないために生じる
電位の変動を表し、下記の２式で示される。
とオフ状態の時のゲート電位との差である。ａは、書き
込み時間内に付加容量を十分充電できないために生じる
電位の変動を表し、下記の２式で示される。
【００１４】 ａ＝Ｖd・exp（−Ｔon／τCS）・｛ＣS／（Ｃgd＋ＣLC＋ＣS）｝ …（２） 上記１式における第２項は、ＴＦＴをオフ状態とするた
めにゲートバス配線の電圧が変動することによる絵素電
極の電位の変動を表す。書き込まれた映像信号によって
忠実な表示を行わせるためには、１式の第２項及び２式
のａの値を小さくしなければならない。１式の第２項の
値を小さくするためには、 Ｃgd《ＣLC＋ＣS …（３） が成り立つことが必要である。高精細のアクティブマト
リクス基板では絵素電極が、小さくＣLCが小さいので、
３式の条件を満たすにはある程度の大きさの付加容量Ｃ
Sが必要となる。
めにゲートバス配線の電圧が変動することによる絵素電
極の電位の変動を表す。書き込まれた映像信号によって
忠実な表示を行わせるためには、１式の第２項及び２式
のａの値を小さくしなければならない。１式の第２項の
値を小さくするためには、 Ｃgd《ＣLC＋ＣS …（３） が成り立つことが必要である。高精細のアクティブマト
リクス基板では絵素電極が、小さくＣLCが小さいので、
３式の条件を満たすにはある程度の大きさの付加容量Ｃ
Sが必要となる。
【００１５】このように付加容量ＣSは或る程度の大き
さが必要なので、ａの値を小さくするためには、 Ｔon《τCS …（４） が成り立つことが必要である。特に、駆動回路をＴＦＴ
アレイと同一の基板上に形成した小型かつ高精細のアク
ティブマトリクス基板では、上記４式の条件を満たすに
は困難が伴う。その理由を次に示す。
さが必要なので、ａの値を小さくするためには、 Ｔon《τCS …（４） が成り立つことが必要である。特に、駆動回路をＴＦＴ
アレイと同一の基板上に形成した小型かつ高精細のアク
ティブマトリクス基板では、上記４式の条件を満たすに
は困難が伴う。その理由を次に示す。
【００１６】ゲートバス配線の本数が多くなり、ゲー
トバス配線１本当たりに割り当てられる時間が短くな
る。
トバス配線１本当たりに割り当てられる時間が短くな
る。
【００１７】ドライバＩＣを実装する方式では、全て
のソースバス配線に同時に映像信号が出力されるので問
題ないが、パネルサンプルホールド方式を採用する場合
には、それぞれのソースバス配線に順次映像信号が出力
されるので、最後に書き込みが行われるソースバス配線
における書き込み時間が短くなる。
のソースバス配線に同時に映像信号が出力されるので問
題ないが、パネルサンプルホールド方式を採用する場合
には、それぞれのソースバス配線に順次映像信号が出力
されるので、最後に書き込みが行われるソースバス配線
における書き込み時間が短くなる。
【００１８】表示装置の高精細化に伴う開口率の低下
を防ぐため、配線の線幅を狭くする必要がある。そのた
め付加容量共通配線の抵抗が大きくなり、τCSを小さく
することができない。
を防ぐため、配線の線幅を狭くする必要がある。そのた
め付加容量共通配線の抵抗が大きくなり、τCSを小さく
することができない。
【００１９】絵素数が増加しても１絵素あたりの付加
容量共通電極の大きさを小さくすることができない。従
って、１本の付加容量共通配線に接続される付加容量の
総和が大きくなり、τCSを小さくすることができない。
容量共通電極の大きさを小さくすることができない。従
って、１本の付加容量共通配線に接続される付加容量の
総和が大きくなり、τCSを小さくすることができない。
【００２０】このような問題点の解決策として、付加容
量共通配線の両端に対向電極と同電位の電圧を印加する
ことが考えるが、それだけでは付加容量共通配線の抵抗
が十分に小さくならないために十分な解決策とは言えな
い。
量共通配線の両端に対向電極と同電位の電圧を印加する
ことが考えるが、それだけでは付加容量共通配線の抵抗
が十分に小さくならないために十分な解決策とは言えな
い。
【００２１】本発明はこのような問題点を解決するもの
であり、映像信号を送る配線の抵抗を小さくして信号遅
延を生じにくくできるアクティブマトリクス基板を提供
することを目的とする。
であり、映像信号を送る配線の抵抗を小さくして信号遅
延を生じにくくできるアクティブマトリクス基板を提供
することを目的とする。
【００２２】
【課題を解決するための手段】本発明のアクティブマト
リクス基板は、基板上に絵素電極、遮光膜及び付加容量
共通配線がそれぞれの間に層間絶縁膜を介して積層形成
された立体構造を有すると共に、絵素電極がマトリクス
状に、該絵素電極の一方向に並んだものに沿って該遮光
膜が帯状に、かつ該遮光膜に平行に該付加容量共通配線
がそれぞれ形成された平面構造を有し、該遮光膜が該付
加容量共通配線と、該層間絶縁膜に設けたコンタクトホ
ールを介して電気的に接続されており、そのことにより
上記目的を達成できる。
リクス基板は、基板上に絵素電極、遮光膜及び付加容量
共通配線がそれぞれの間に層間絶縁膜を介して積層形成
された立体構造を有すると共に、絵素電極がマトリクス
状に、該絵素電極の一方向に並んだものに沿って該遮光
膜が帯状に、かつ該遮光膜に平行に該付加容量共通配線
がそれぞれ形成された平面構造を有し、該遮光膜が該付
加容量共通配線と、該層間絶縁膜に設けたコンタクトホ
ールを介して電気的に接続されており、そのことにより
上記目的を達成できる。
【００２３】前記遮光膜は、Ｗ、Ｔｉ、Ｍｏ又はＴｉ−
Ｗ合金で形成してもよい。
Ｗ合金で形成してもよい。
【００２４】
【作用】本発明にあっては、遮光膜と付加容量共通配線
とが平行に形成されており、遮光膜と付加容量共通配線
とが層間絶縁膜に設けたコンタクトホールを介して電気
的に接続されているので、遮光膜と付加容量共通配線と
が並列接続された回路構成となり、抵抗が小さくなる。
とが平行に形成されており、遮光膜と付加容量共通配線
とが層間絶縁膜に設けたコンタクトホールを介して電気
的に接続されているので、遮光膜と付加容量共通配線と
が並列接続された回路構成となり、抵抗が小さくなる。
【００２５】
【実施例】図３にアクティブマトリクス表示装置の平面
模式図を示す。
模式図を示す。
【００２６】この表示装置は、ガラス等の絶縁膜基板１
１上にゲート駆動回路５４、ソース駆動回路５５及びＴ
ＦＴアレイ部５３が形成されている。ＴＦＴアレイ部５
３には、ゲート駆動回路５４から延びる多数の平行する
走査線としてのゲートバス配線１が配されている。ソー
ス駆動回路５５からは信号線としての多数のソースバス
配線２がゲートバス配線１に直交して配設されている。
更に、ソースバス配線２と平行に、付加容量共通配線８
が配設されている。
１上にゲート駆動回路５４、ソース駆動回路５５及びＴ
ＦＴアレイ部５３が形成されている。ＴＦＴアレイ部５
３には、ゲート駆動回路５４から延びる多数の平行する
走査線としてのゲートバス配線１が配されている。ソー
ス駆動回路５５からは信号線としての多数のソースバス
配線２がゲートバス配線１に直交して配設されている。
更に、ソースバス配線２と平行に、付加容量共通配線８
が配設されている。
【００２７】２本のゲートバス配線１の間であって、ソ
ースバス配線２及び付加容量共通配線８で挟まれた矩形
の領域には、ＴＦＴ２５、絵素５７及び付加容量２７が
設けられている。ＴＦＴ２５のゲート電極はゲートバス
配線１に接続され、ソース電極はソースバス配線２に接
続されている。絵素５７は、ＴＦＴ２５のドレイン電極
に接続された絵素電極と対向基板上の対向電極との間
に、液晶が封入されて構成されている。また、付加容量
共通配線８は、対向電極と同じ電位の電極に接続されて
いる。
ースバス配線２及び付加容量共通配線８で挟まれた矩形
の領域には、ＴＦＴ２５、絵素５７及び付加容量２７が
設けられている。ＴＦＴ２５のゲート電極はゲートバス
配線１に接続され、ソース電極はソースバス配線２に接
続されている。絵素５７は、ＴＦＴ２５のドレイン電極
に接続された絵素電極と対向基板上の対向電極との間
に、液晶が封入されて構成されている。また、付加容量
共通配線８は、対向電極と同じ電位の電極に接続されて
いる。
【００２８】図１は本実施例のアクティブマトリクス基
板における絵素１個分の平面図を示す。図２は図１にお
けるＡ−Ａ´に沿った断面図である。このアクティブマ
トリクス基板の構成を、製造工程に従って説明する。
板における絵素１個分の平面図を示す。図２は図１にお
けるＡ−Ａ´に沿った断面図である。このアクティブマ
トリクス基板の構成を、製造工程に従って説明する。
【００２９】まず、絶縁性基板１１上に、例えばＣＶＤ
法によって多結晶Ｓｉからなる半導体層３０をパターン
形成した後、基板１１上の全面にゲート絶縁膜１３とな
る絶縁膜を形成した。この絶縁膜は、例えばＣＶＤ法、
スパッタリング法、又は上記多結晶Ｓｉ薄膜３０の上面
を熱酸化する方式により形成される。ゲート絶縁膜１３
の厚さは、例えば約１００ｎｍである。また、半導体層
３０の層厚は、例えば４０〜８０ｎｍである。
法によって多結晶Ｓｉからなる半導体層３０をパターン
形成した後、基板１１上の全面にゲート絶縁膜１３とな
る絶縁膜を形成した。この絶縁膜は、例えばＣＶＤ法、
スパッタリング法、又は上記多結晶Ｓｉ薄膜３０の上面
を熱酸化する方式により形成される。ゲート絶縁膜１３
の厚さは、例えば約１００ｎｍである。また、半導体層
３０の層厚は、例えば４０〜８０ｎｍである。
【００３０】次に、低抵抗の多結晶Ｓｉを付着した後に
パターニングを行って、ゲートバス配線１、ゲート電極
３ａ、３ｂ及び付加容量共通配線８を形成した。付加容
量共通配線８は、図１のように突出形成した部分である
付加容量電極６を含んだものである。次いで、上記ゲー
ト電極３ａ及び３ｂをマスクとし、かつフォトリソグラ
フィー法によって形成されたマスクを用いて半導体層３
０のゲート電極の下方以外の部分にイオン注入を行う。
これにより、半導体層３０にチャネル層１２ａ、１２ｂ
が形成される。
パターニングを行って、ゲートバス配線１、ゲート電極
３ａ、３ｂ及び付加容量共通配線８を形成した。付加容
量共通配線８は、図１のように突出形成した部分である
付加容量電極６を含んだものである。次いで、上記ゲー
ト電極３ａ及び３ｂをマスクとし、かつフォトリソグラ
フィー法によって形成されたマスクを用いて半導体層３
０のゲート電極の下方以外の部分にイオン注入を行う。
これにより、半導体層３０にチャネル層１２ａ、１２ｂ
が形成される。
【００３１】その後、この基板上の全面に第１層間絶縁
膜１４を、例えば７００ｎｍの厚さに形成した。次に、
第１層間絶縁膜１４の所定箇所にコンタクトホール７
ａ、７ｂ及びコンタクトホール７ｃを形成した。各コン
タクトホール７ａ、７ｂ、７ｃは、それぞれソース電極
２３、ドレイン電極２４、付加容量共通配線８の上に配
設されている。
膜１４を、例えば７００ｎｍの厚さに形成した。次に、
第１層間絶縁膜１４の所定箇所にコンタクトホール７
ａ、７ｂ及びコンタクトホール７ｃを形成した。各コン
タクトホール７ａ、７ｂ、７ｃは、それぞれソース電極
２３、ドレイン電極２４、付加容量共通配線８の上に配
設されている。
【００３２】次に、ソースバス配線２及び、金属層１０
ａ、１０ｂ、１０ｃ等をＡｌ等の低抵抗の金属を用いて
同時に形成した。このとき、金属層１０ａ、１０ｂ、１
０ｃは、それぞれコンタクトホール７ａ、７ｂ、７ｃを
埋めるように形成され、ソース電極２３、ドレイン電極
２４、付加容量共通配線８と接続される。第１層間絶縁
膜１４の上に飛び出している金属層１０ａ、１０ｂ、１
０ｃの層厚は、例えば６００ｎｍである。なお、金属層
１０ａはソースバス配線２から分岐させた部分であり、
ソースバス配線２は金属層１０ａ及びコンタクトホール
７ａを介してソース電極２３に接続される。
ａ、１０ｂ、１０ｃ等をＡｌ等の低抵抗の金属を用いて
同時に形成した。このとき、金属層１０ａ、１０ｂ、１
０ｃは、それぞれコンタクトホール７ａ、７ｂ、７ｃを
埋めるように形成され、ソース電極２３、ドレイン電極
２４、付加容量共通配線８と接続される。第１層間絶縁
膜１４の上に飛び出している金属層１０ａ、１０ｂ、１
０ｃの層厚は、例えば６００ｎｍである。なお、金属層
１０ａはソースバス配線２から分岐させた部分であり、
ソースバス配線２は金属層１０ａ及びコンタクトホール
７ａを介してソース電極２３に接続される。
【００３３】次に、この基板上の全面に第２層間絶縁膜
１７を、例えばＣＶＤ法によって６００ｎｍの厚さに形
成した。次に、第２層間絶縁膜１７にコンタクトホール
９ｂ、９ｃを形成した。コンタクトホール９ｂはドレイ
ン電極を接続するためのものであり、コンタクトホール
９ｃは遮光膜１５と付加容量共通配線８を電気的に接続
するためのものである。
１７を、例えばＣＶＤ法によって６００ｎｍの厚さに形
成した。次に、第２層間絶縁膜１７にコンタクトホール
９ｂ、９ｃを形成した。コンタクトホール９ｂはドレイ
ン電極を接続するためのものであり、コンタクトホール
９ｃは遮光膜１５と付加容量共通配線８を電気的に接続
するためのものである。
【００３４】次に、遮光膜１５を、ＴＦＴ２５の上部の
他、コンタクトホール９ｂ、９ｃを埋めるようにパター
ン形成した。遮光膜１５の材料は、例えばＴｉ−Ｗ合金
などの金属を使用し、厚みは例えば１２０〜１５０ｎｍ
とした。コンタクトホール９ｂの周りは、遮光膜１５が
存在しないが、この部分には金属層１０ｂが形成されて
いるので、遮光膜１５が無い部分から光が漏れるという
ことはない。なお、遮光膜１５は、上述のＴｉ−Ｗ合金
の他に、Ｗ、Ｔｉ、Ｍｏなどの金属を使用できる。ま
た、コンタクトホール９ｂ上の遮光膜１５は、ドレイン
電極２４と、後述する絵素電極４とのオーミックコンタ
クトを取るためのものである。
他、コンタクトホール９ｂ、９ｃを埋めるようにパター
ン形成した。遮光膜１５の材料は、例えばＴｉ−Ｗ合金
などの金属を使用し、厚みは例えば１２０〜１５０ｎｍ
とした。コンタクトホール９ｂの周りは、遮光膜１５が
存在しないが、この部分には金属層１０ｂが形成されて
いるので、遮光膜１５が無い部分から光が漏れるという
ことはない。なお、遮光膜１５は、上述のＴｉ−Ｗ合金
の他に、Ｗ、Ｔｉ、Ｍｏなどの金属を使用できる。ま
た、コンタクトホール９ｂ上の遮光膜１５は、ドレイン
電極２４と、後述する絵素電極４とのオーミックコンタ
クトを取るためのものである。
【００３５】その後、第３の層間絶縁膜１８を２００ｎ
ｍ形成し、コンタクトホール１６ｂをあけて絵素電極４
を形成した。
ｍ形成し、コンタクトホール１６ｂをあけて絵素電極４
を形成した。
【００３６】したがって、このように構成された本実施
例のアクティブマトリクス基板においては、遮光膜１５
と付加容量共通配線８とが平行に形成されており、遮光
膜１５と付加容量共通配線８とが第１、第２層間絶縁膜
１４、１７にそれぞれ設けたコンタクトホール７ｃ、９
ｃを介して電気的に接続されているので、遮光膜１５と
付加容量共通配線８とが並列接続された回路構成となっ
て抵抗が小さくなり、信号遅延の発生を抑制できる。
例のアクティブマトリクス基板においては、遮光膜１５
と付加容量共通配線８とが平行に形成されており、遮光
膜１５と付加容量共通配線８とが第１、第２層間絶縁膜
１４、１７にそれぞれ設けたコンタクトホール７ｃ、９
ｃを介して電気的に接続されているので、遮光膜１５と
付加容量共通配線８とが並列接続された回路構成となっ
て抵抗が小さくなり、信号遅延の発生を抑制できる。
【００３７】また、付加容量共通配線８と遮光膜１５と
が２層構造となっているので、開口率を上げるために付
加容量共通配線８の線幅を細くしたときに生じる断線を
防ぐことができる。
が２層構造となっているので、開口率を上げるために付
加容量共通配線８の線幅を細くしたときに生じる断線を
防ぐことができる。
【００３８】
【発明の効果】以上詳述したように、本発明のアクティ
ブマトリクス基板は、遮光膜と付加容量共通配線とが並
列接続された回路構成となって抵抗が小さくなり、信号
遅延の発生を抑制できる。また、付加容量共通配線と遮
光膜とが２層構造となっているので、断線を防止した状
態で付加容量共通配線の線幅を小さくなし得、これによ
り開口率の大きい、明るい画面を有する高精細な表示装
置を提供することができる。
ブマトリクス基板は、遮光膜と付加容量共通配線とが並
列接続された回路構成となって抵抗が小さくなり、信号
遅延の発生を抑制できる。また、付加容量共通配線と遮
光膜とが２層構造となっているので、断線を防止した状
態で付加容量共通配線の線幅を小さくなし得、これによ
り開口率の大きい、明るい画面を有する高精細な表示装
置を提供することができる。
【図１】本実施例のアクティブマトリクス基板における
絵素１個分を示す平面図。
絵素１個分を示す平面図。
【図２】図１のＡ−Ａ´に沿った断面図。
【図３】図１のアクティブマトリクス基板を備えたアク
ティブマトリクス表示装置の平面模式図。
ティブマトリクス表示装置の平面模式図。
【図４】従来のアクティブマトリクス基板における絵素
１個分の平面図。
１個分の平面図。
【図５】図４のＢ−Ｂ´に沿った断面図。
【図６】絵素部分の等価回路図。
１ ゲートバス配線 ２ ソースバス配線 ３ａ、３ｂ ゲート電極 ４ 絵素電極 ６ 付加容量電極 ７ａ、７ｂ、７ｃ コンタクトホール ８ 付加容量共通電極 ９ｂ、９ｃ コンタクトホール １０ａ、１０ｂ、１０ｃ 金属層 １１ 絶縁性基板 １２ａ、１２ｂ チャネル層 １３ ゲート絶縁膜 １４ 第１層間絶縁膜 １５ 遮光膜 １６ｂ コンタクトホール １７ 第２層間絶縁膜 １８ 第３層間絶縁膜 ２３ ソース電極 ２４ ドレイン電極 ２５ ＴＦＴ ３０ 半導体層
Claims (2)
- 【請求項１】基板上に絵素電極、遮光膜及び付加容量共
通配線がそれぞれの間に層間絶縁膜を介して積層形成さ
れた立体構造を有すると共に、絵素電極がマトリクス状
に、該絵素電極の一方向に並んだものに沿って該遮光膜
が帯状に、かつ該遮光膜に平行に該付加容量共通配線が
それぞれ形成された平面構造を有し、該遮光膜が該付加
容量共通配線と、該層間絶縁膜に設けたコンタクトホー
ルを介して電気的に接続されている請求項１記載のアク
ティブマトリクス基板。 - 【請求項２】前記遮光膜がＷ、Ｔｉ、Ｍｏ、Ｔｉ−Ｗ合
金からなる請求項１記載のアクティブマトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5181792A JP2800956B2 (ja) | 1992-03-10 | 1992-03-10 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5181792A JP2800956B2 (ja) | 1992-03-10 | 1992-03-10 | アクティブマトリクス基板 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10107402A Division JP3035263B2 (ja) | 1998-04-17 | 1998-04-17 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05257164A true JPH05257164A (ja) | 1993-10-08 |
| JP2800956B2 JP2800956B2 (ja) | 1998-09-21 |
Family
ID=12897455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5181792A Expired - Lifetime JP2800956B2 (ja) | 1992-03-10 | 1992-03-10 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2800956B2 (ja) |
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