JPH0483232A - マトリクス形表示装置 - Google Patents
マトリクス形表示装置Info
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- JPH0483232A JPH0483232A JP2200704A JP20070490A JPH0483232A JP H0483232 A JPH0483232 A JP H0483232A JP 2200704 A JP2200704 A JP 2200704A JP 20070490 A JP20070490 A JP 20070490A JP H0483232 A JPH0483232 A JP H0483232A
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はマトリクス状に配列された画素を有するマト
リクス形表示装置に関するものである。
リクス形表示装置に関するものである。
マトリクス形表示装置は、通常、互いに対向する２枚の
基板の間に液晶等の表示材料が挟持された構造になって
いる。上記基板の少なくとも一方には、マトリクス状に
配列された透明な導電膜からなる画素電極を設け、これ
らの画素電極毎に選択的に電圧を印加するためにトラン
ジスタ等のスイッチング素子を設けている。さらに、表
示特性の向上のために画素毎に電荷保持容量を設けてい
る。
基板の間に液晶等の表示材料が挟持された構造になって
いる。上記基板の少なくとも一方には、マトリクス状に
配列された透明な導電膜からなる画素電極を設け、これ
らの画素電極毎に選択的に電圧を印加するためにトラン
ジスタ等のスイッチング素子を設けている。さらに、表
示特性の向上のために画素毎に電荷保持容量を設けてい
る。
従来、この種の装置としては第３図〜第５図に示すもの
があった。
があった。
第３図は従来のマトリクス形表示装置の薄膜トランジス
タアレイ基板を示す等価回路図であり、図において、（
１）、（２）はそれぞれ多数設けられたゲート電極線と
ソース電極線、（３）は薄膜トランジスタ、（４）、
（５１，（６１はそれぞれそのゲート電極、ソース電極
、ドレイン電極である。ゲート電極（イ）、ソース電極
［５１はそれぞれゲート電極線（１）、ソース電極線（
２）に接続されている。（７）は電荷保持容量であり、
その電極の一方は薄膜トランジスタ（３）のドレイン電
極（６）に接続されると共に、他方は隣接するゲート電
極線（１）に接続されている。こ−こで、隣接するゲー
ト線（１）とは、薄膜トランジスタ（３）のゲー） ｔ
ｌｉＧ４）が接続されたものから一つ隣のゲート電極線
（１）を意味するものとする。
タアレイ基板を示す等価回路図であり、図において、（
１）、（２）はそれぞれ多数設けられたゲート電極線と
ソース電極線、（３）は薄膜トランジスタ、（４）、
（５１，（６１はそれぞれそのゲート電極、ソース電極
、ドレイン電極である。ゲート電極（イ）、ソース電極
［５１はそれぞれゲート電極線（１）、ソース電極線（
２）に接続されている。（７）は電荷保持容量であり、
その電極の一方は薄膜トランジスタ（３）のドレイン電
極（６）に接続されると共に、他方は隣接するゲート電
極線（１）に接続されている。こ−こで、隣接するゲー
ト線（１）とは、薄膜トランジスタ（３）のゲー） ｔ
ｌｉＧ４）が接続されたものから一つ隣のゲート電極線
（１）を意味するものとする。
第４図は第３図の薄膜トランジスタアレイ基板の構造を
示す平面図、第５図は第４図の■−■！！に沿った断面
展開区である。（８）は透明なガラス等の絶縁基板であ
り、絶縁基板（８）上には、ゲート電極線（１）が金属
で互いに平行に形成されると共に、後述のゲート絶縁膜
を介してソース電極線（２）が互いに平行、かつ、ゲー
ト電極線（１）と直交して形成されている。（９）はゲ
ート電極線（１）とソース電極線（２）とで区画された
長方形の区画部分であり、ゲート電極（イ）が、第４図
において上方のゲート電極線（１）から区画部分（９）
へ延長することにより形成されている。（１１）は絶縁
基板（へ）上に設けられた電荷保持容量電極で、隣接す
るゲート電極線（１）、即ち第４図において下方のゲー
ト電極線（１）から区画部分（９）へ延長することによ
り形成されている。（１２）は絶縁基板（８）上に設け
られた透明なゲート絶縁膜て、シリコン窒化膜（ＳｉＮ
、）等によりゲート電極線（１）、ゲート電極（イ）お
よび電荷保持容量電ｉ （１１＞を覆うように形成され
ている。ただし、第４図ではゲート絶縁膜（１２）の図
示を省略している。（１３）はゲート電極（４）上にゲ
ート絶縁膜（１２）を介して形成された半導体膜であり
、ゲート絶縁膜（１２）上に金属でソース電極線（２）
が形成されて、これから半導体膜（１３）上へ延長する
ことによりソース電極（５］が形成されている。また、
ドレイン電極（６）がソース電極（５１と間隔をおいて
半導体膜（１３）上に金属で形成され、ゲート電極（２
）、半導体膜（１３）、これらの間に介在するゲート絶
縁膜（１２）、ソース電極（（５）およびドレイン電１
ｉｉ＋６１で薄膜トランジスタ（３）を構成している。
示す平面図、第５図は第４図の■−■！！に沿った断面
展開区である。（８）は透明なガラス等の絶縁基板であ
り、絶縁基板（８）上には、ゲート電極線（１）が金属
で互いに平行に形成されると共に、後述のゲート絶縁膜
を介してソース電極線（２）が互いに平行、かつ、ゲー
ト電極線（１）と直交して形成されている。（９）はゲ
ート電極線（１）とソース電極線（２）とで区画された
長方形の区画部分であり、ゲート電極（イ）が、第４図
において上方のゲート電極線（１）から区画部分（９）
へ延長することにより形成されている。（１１）は絶縁
基板（へ）上に設けられた電荷保持容量電極で、隣接す
るゲート電極線（１）、即ち第４図において下方のゲー
ト電極線（１）から区画部分（９）へ延長することによ
り形成されている。（１２）は絶縁基板（８）上に設け
られた透明なゲート絶縁膜て、シリコン窒化膜（ＳｉＮ
、）等によりゲート電極線（１）、ゲート電極（イ）お
よび電荷保持容量電ｉ （１１＞を覆うように形成され
ている。ただし、第４図ではゲート絶縁膜（１２）の図
示を省略している。（１３）はゲート電極（４）上にゲ
ート絶縁膜（１２）を介して形成された半導体膜であり
、ゲート絶縁膜（１２）上に金属でソース電極線（２）
が形成されて、これから半導体膜（１３）上へ延長する
ことによりソース電極（５］が形成されている。また、
ドレイン電極（６）がソース電極（５１と間隔をおいて
半導体膜（１３）上に金属で形成され、ゲート電極（２
）、半導体膜（１３）、これらの間に介在するゲート絶
縁膜（１２）、ソース電極（（５）およびドレイン電１
ｉｉ＋６１で薄膜トランジスタ（３）を構成している。
（１４）はゲート絶縁膜（！２）上に設けられた画素
電極で、薄膜トランジスタ（３）が形成されている部分
を除いて区画部分（９）のはり全面にＩＴＯ（インジウ
ム・ティン・オキサイド）等の透明導電膜で形成され、
その一部がドレイン電極（６）と重なり合うことにより
両者がつながっている。電荷保持容量電極（１１）、画
素電極（１４）のうち電荷保持容量電極（１１）と重な
り合う部分およびこれらの間に介在するゲート絶縁膜（
１２）で電荷保持容量（７）を構成している。（Ｉ５）
はこれらの上全面にわたってＳｉＮｘ等で形成された透
明な保護膜である。なお、第４図では保護膜（Ｉ５）の
図示を省略している。
電極で、薄膜トランジスタ（３）が形成されている部分
を除いて区画部分（９）のはり全面にＩＴＯ（インジウ
ム・ティン・オキサイド）等の透明導電膜で形成され、
その一部がドレイン電極（６）と重なり合うことにより
両者がつながっている。電荷保持容量電極（１１）、画
素電極（１４）のうち電荷保持容量電極（１１）と重な
り合う部分およびこれらの間に介在するゲート絶縁膜（
１２）で電荷保持容量（７）を構成している。（Ｉ５）
はこれらの上全面にわたってＳｉＮｘ等で形成された透
明な保護膜である。なお、第４図では保護膜（Ｉ５）の
図示を省略している。
このような画素電極（１４〉や薄膜トランジスタ［３１
などが、第４図において縦、横方向に多数並設されて薄
膜トランジスタアレイ基板が構成されている。
などが、第４図において縦、横方向に多数並設されて薄
膜トランジスタアレイ基板が構成されている。
以上のような薄膜トランジスタアレイ基板と、透明導電
電極、カラーフィルタ基板等を有する対向基板（図示せ
ず）とを互いに対向させ、これら両基板の間に液晶等の
表示材料（図示せず）を挾持してマトリクス形表示装置
が構成されている。
電極、カラーフィルタ基板等を有する対向基板（図示せ
ず）とを互いに対向させ、これら両基板の間に液晶等の
表示材料（図示せず）を挾持してマトリクス形表示装置
が構成されている。
以上のマトリクス形表示装置において、上記区画部分υ
）が画素となり、各薄膜トランジスタロ）で画素電極（
１４）に選択的に電圧を印加することにより絵や文字が
表示される。また、このとき電荷保持容量ｍに保持され
る電荷により、表示特性が向上する。
）が画素となり、各薄膜トランジスタロ）で画素電極（
１４）に選択的に電圧を印加することにより絵や文字が
表示される。また、このとき電荷保持容量ｍに保持され
る電荷により、表示特性が向上する。
従来のマトリクス形表示装置は以上のように構成されて
いるので、電荷保持容量が形成されている部分は不透明
となって表示部分として有効に作用せず、従って、電荷
保持容量を大きくしたり、あるいは、画素ピッチが小さ
くなると画素の開口率が低下し、そのために表示特性が
悪くなるなどの問題点があった。
いるので、電荷保持容量が形成されている部分は不透明
となって表示部分として有効に作用せず、従って、電荷
保持容量を大きくしたり、あるいは、画素ピッチが小さ
くなると画素の開口率が低下し、そのために表示特性が
悪くなるなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、電荷保持容量を木きくしたり、あるいは画素
を高精細化する場合でも、画素の開口率が低下せず、従
って、表示特性の良いマトリクス形表示装置を得ること
を目的とする。
たもので、電荷保持容量を木きくしたり、あるいは画素
を高精細化する場合でも、画素の開口率が低下せず、従
って、表示特性の良いマトリクス形表示装置を得ること
を目的とする。
この発明に係るマトリクス形表示装置は絶縁基板と画素
電極との間に透明な下部電極を形成し、この下部電極を
隣接するゲート電極線に接続したものである。
電極との間に透明な下部電極を形成し、この下部電極を
隣接するゲート電極線に接続したものである。
この発明におけるマトリクス形表示装置は、下部電極と
画素電極とが電荷保持容量の二つの電極を楕成し、双方
共透明であるので電荷保持容量が形成された部分も表示
に有効に作用する、つまり、画素の開口率が大きくなる
。
画素電極とが電荷保持容量の二つの電極を楕成し、双方
共透明であるので電荷保持容量が形成された部分も表示
に有効に作用する、つまり、画素の開口率が大きくなる
。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例によるマトリクス形表示装置の
薄膜トランジスタアレイ基板を示す平面図、第２図は第
１図のＩＩ−ｎ線に沿った断面展開図である。なお、等
価回路は第３図と同様になっており、また、従来と同様
に多数のゲート電極線（１）とソース電ｆ！（２）とで
区画された区画部分（９）に薄膜トランジスタ（３）や
画素電極（１４）が設けられた構造になっている。これ
らの図において、（８）は透明な絶縁基板、（１７）は
絶縁基板（８）上に形成された透明な下部電極１、（１
８）は絶縁基板（８）上に設けられた透明な電荷保持容
量絶縁膜で、下部電極（１７）を覆うように形成されて
いる。ただし、第１図では電荷保持容量絶縁ＩＩＩ（１
８）の図示を省略している（後述のゲート絶縁膜および
第２の保護膜も同様） 、 （１４）は電荷保持容量絶
縁膜（１８）上に透明導電膜で形成された画素電極であ
り、下部電極（１７）、画素電極（１４）のうち下部を
極（１７）と重なり合う部分およびこれらの間に介在す
る電荷保持絶縁膜（１８）で電荷保持容量（７）を構成
している。（１）は電荷保持容量絶縁膜（１８）上に互
いに平行に形成されたゲート電極線、（４）はゲート電
極で、第１図において上方のゲート電極線（１）から区
画部分（９）へ延長することにより形成されている１画
素電極（１４）は第１のコンタクトホース（１９）を通
して隣接するゲート電極線（１）、即ち、第１図におい
て下方のゲート電極線（１）につながっている、 （１
２）はこれらの上に形成された透明なゲート絶縁膜、（
１３）はゲート電極（イ）上にゲート絶縁膜（１２）を
介して形成された半導体膜、（２１）は半導体膜（１３
）上に形成された第１の保護膜、（２２）は第１の保護
膜（２１）上に形成されたリンドープ半導体膜で、互い
に間隔をおいて２つに分割されており、それぞれの部分
が第２および第３のコンタクトホール（２３）、 ＜２
４）を通して半導体膜（１３）につながっている。口は
これらの上に互いに平行、かつ、ゲート電極線（１）と
は直交して形成されたソース電極線、＋５］１６１はリ
ンドープ半導体膜（２２）のそれぞれの部分の上に形成
されたソース電極とドレイン電極で、ソース電極（ハ）
はソース電極！ｉ（２から延長して形成されており、ま
た、トレイン電極（６）は第４のコンタクトホール（２
５）を通して画素電極（１４）とつながっている。ゲー
ト電極（６）、ゲート絶縁膜（１２）、半導体膜（１３
）、第１の保護膜（２１）、リンドープ半導体膜（２２
）、ソース電極（５）およびドレイン電極（６）により
薄膜トランジスタ（３）が構成され、薄膜トランジスタ
（３）が形成された部分を除いて区画部分（９）のほぼ
全面に画素電極（１４）が形成されている。（２６）は
これらの上に形成された透明な第２の保護膜である。
図はこの発明の一実施例によるマトリクス形表示装置の
薄膜トランジスタアレイ基板を示す平面図、第２図は第
１図のＩＩ−ｎ線に沿った断面展開図である。なお、等
価回路は第３図と同様になっており、また、従来と同様
に多数のゲート電極線（１）とソース電ｆ！（２）とで
区画された区画部分（９）に薄膜トランジスタ（３）や
画素電極（１４）が設けられた構造になっている。これ
らの図において、（８）は透明な絶縁基板、（１７）は
絶縁基板（８）上に形成された透明な下部電極１、（１
８）は絶縁基板（８）上に設けられた透明な電荷保持容
量絶縁膜で、下部電極（１７）を覆うように形成されて
いる。ただし、第１図では電荷保持容量絶縁ＩＩＩ（１
８）の図示を省略している（後述のゲート絶縁膜および
第２の保護膜も同様） 、 （１４）は電荷保持容量絶
縁膜（１８）上に透明導電膜で形成された画素電極であ
り、下部電極（１７）、画素電極（１４）のうち下部を
極（１７）と重なり合う部分およびこれらの間に介在す
る電荷保持絶縁膜（１８）で電荷保持容量（７）を構成
している。（１）は電荷保持容量絶縁膜（１８）上に互
いに平行に形成されたゲート電極線、（４）はゲート電
極で、第１図において上方のゲート電極線（１）から区
画部分（９）へ延長することにより形成されている１画
素電極（１４）は第１のコンタクトホース（１９）を通
して隣接するゲート電極線（１）、即ち、第１図におい
て下方のゲート電極線（１）につながっている、 （１
２）はこれらの上に形成された透明なゲート絶縁膜、（
１３）はゲート電極（イ）上にゲート絶縁膜（１２）を
介して形成された半導体膜、（２１）は半導体膜（１３
）上に形成された第１の保護膜、（２２）は第１の保護
膜（２１）上に形成されたリンドープ半導体膜で、互い
に間隔をおいて２つに分割されており、それぞれの部分
が第２および第３のコンタクトホール（２３）、 ＜２
４）を通して半導体膜（１３）につながっている。口は
これらの上に互いに平行、かつ、ゲート電極線（１）と
は直交して形成されたソース電極線、＋５］１６１はリ
ンドープ半導体膜（２２）のそれぞれの部分の上に形成
されたソース電極とドレイン電極で、ソース電極（ハ）
はソース電極！ｉ（２から延長して形成されており、ま
た、トレイン電極（６）は第４のコンタクトホール（２
５）を通して画素電極（１４）とつながっている。ゲー
ト電極（６）、ゲート絶縁膜（１２）、半導体膜（１３
）、第１の保護膜（２１）、リンドープ半導体膜（２２
）、ソース電極（５）およびドレイン電極（６）により
薄膜トランジスタ（３）が構成され、薄膜トランジスタ
（３）が形成された部分を除いて区画部分（９）のほぼ
全面に画素電極（１４）が形成されている。（２６）は
これらの上に形成された透明な第２の保護膜である。
次に製造方法について説明する。ガラス等の絶縁基板６
上に、まずＩＴＯ等の透明導電膜を堆積し、これにパタ
ーニングを行なってアイランド状の下部電極（１７）を
形成する。次にＳＩＮｗ等で電荷保持容量絶縁膜（１８
）を形成する。その上にＩＴＯ等の透明導電膜を堆積し
、アイラン。ド状にバターニングを行なって画素電極（
１４）を形成する。そして、電荷保持容量絶縁膜（１８
）に第１のコンタクトホース（１９）を形成した後、ク
ロム（Ｃｒ）等の金属を堆積し、これにバターニングを
行なってゲート電極線（１）とゲート電極（２）を形成
する。このとき、下部電極（１７）と隣接するゲート電
極線（１）、即ち第１図において下方のゲート電極線（
１）とが第１のコンタクトホール（１９）を通して互い
に電気的につながるようにする。続いて、ＳＩＮＭ、水
素化アモルファスシリコン＜ａ−Ｓｉ：Ｈ）および５ｉ
Ｎｌｌを順次ＣＶＤ法等により連続して堆積し、各々に
よりゲート絶縁膜（１２）、半導体膜（１３）および第
１の保護膜（２１）を形成する。
上に、まずＩＴＯ等の透明導電膜を堆積し、これにパタ
ーニングを行なってアイランド状の下部電極（１７）を
形成する。次にＳＩＮｗ等で電荷保持容量絶縁膜（１８
）を形成する。その上にＩＴＯ等の透明導電膜を堆積し
、アイラン。ド状にバターニングを行なって画素電極（
１４）を形成する。そして、電荷保持容量絶縁膜（１８
）に第１のコンタクトホース（１９）を形成した後、ク
ロム（Ｃｒ）等の金属を堆積し、これにバターニングを
行なってゲート電極線（１）とゲート電極（２）を形成
する。このとき、下部電極（１７）と隣接するゲート電
極線（１）、即ち第１図において下方のゲート電極線（
１）とが第１のコンタクトホール（１９）を通して互い
に電気的につながるようにする。続いて、ＳＩＮＭ、水
素化アモルファスシリコン＜ａ−Ｓｉ：Ｈ）および５ｉ
Ｎｌｌを順次ＣＶＤ法等により連続して堆積し、各々に
よりゲート絶縁膜（１２）、半導体膜（１３）および第
１の保護膜（２１）を形成する。
ついで、第１の保護膜（２１）にパターニングを行なっ
て第２．第３のコンタクトホース（２３）、 （２４）
を形成した後、リン等をドープした水素化アモルファス
シリコン膜（ｎ”−ａ−Ｓｉ：Ｈ）を堆積してリンドー
プ半導体膜（２２）を形成する。そして、リンドープ半
導体膜（２２）、半導体膜（１３）およびゲート絶縁膜
（１２）を貫通する第４のコンタクトホール（２５）を
形成した後、アルミニウム（Ａ１）等の金属を堆積して
パターニングを行ない、ソース電極線（２）、ソース電
極（へ）およびトレイン電極（６）を形成する。これら
全体の上に５ＩＮＸ等をＣＶＤ法で堆積して第２の保護
膜を形成する。
て第２．第３のコンタクトホース（２３）、 （２４）
を形成した後、リン等をドープした水素化アモルファス
シリコン膜（ｎ”−ａ−Ｓｉ：Ｈ）を堆積してリンドー
プ半導体膜（２２）を形成する。そして、リンドープ半
導体膜（２２）、半導体膜（１３）およびゲート絶縁膜
（１２）を貫通する第４のコンタクトホール（２５）を
形成した後、アルミニウム（Ａ１）等の金属を堆積して
パターニングを行ない、ソース電極線（２）、ソース電
極（へ）およびトレイン電極（６）を形成する。これら
全体の上に５ＩＮＸ等をＣＶＤ法で堆積して第２の保護
膜を形成する。
以上のような薄膜トランジスタアレイ基板と、これに対
向させた対向基板（図示せず）と、これら両基板間に挾
持された表示材料（図示せず）とでマトリクス形表示装
置が構成される。
向させた対向基板（図示せず）と、これら両基板間に挾
持された表示材料（図示せず）とでマトリクス形表示装
置が構成される。
このようなマトリクス形表示装置においては、電荷保持
容量■の下部電極（１１）が透明であるので、動作時に
その部分で表示が妨げられることがなく、電荷保持容量
（２）形成部分も含めて画素電極（１４）全体が表示に
有効に作用する。
容量■の下部電極（１１）が透明であるので、動作時に
その部分で表示が妨げられることがなく、電荷保持容量
（２）形成部分も含めて画素電極（１４）全体が表示に
有効に作用する。
なお、この実施例では電荷保持容量絶縁膜（１８）とゲ
ート絶縁膜（１２）とを互いには別々に形成しているの
で、これらを同じ膜で兼用した従来例の場合のような材
料、膜質、膜厚の制約がなく、例えば、ゲート絶縁膜（
１２）を薄くして薄膜トランジスタ（３）の特性を良く
する一方、電荷保持容量絶縁膜（Ｉ８）を電気的に強く
して短緒を防止することにより装置全体の性能を向上さ
せることができる。
ート絶縁膜（１２）とを互いには別々に形成しているの
で、これらを同じ膜で兼用した従来例の場合のような材
料、膜質、膜厚の制約がなく、例えば、ゲート絶縁膜（
１２）を薄くして薄膜トランジスタ（３）の特性を良く
する一方、電荷保持容量絶縁膜（Ｉ８）を電気的に強く
して短緒を防止することにより装置全体の性能を向上さ
せることができる。
以上のように、この発明によれば絶縁基板ご画素電極の
間に透明な下部電極を形成するように構成したので、電
荷保持容量の二つの電極が共に透明となって、電荷保持
容量が形成された部分も表示に有効に作用し、従って、
電荷保持容量を大きくしたような場合でも開口率を大き
くでき、表示特性が向上する。
間に透明な下部電極を形成するように構成したので、電
荷保持容量の二つの電極が共に透明となって、電荷保持
容量が形成された部分も表示に有効に作用し、従って、
電荷保持容量を大きくしたような場合でも開口率を大き
くでき、表示特性が向上する。
第１図はこの発明の一実施例によるマトリクス形表示装
置の薄膜トランジスタアレイ基板を示す平面図、第２図
は第１図の■−■線に沿った断面展開図、第３図、第４
図は従来のマトリクス形表示装置の薄膜トランジスタア
レイ基板を示す等価回路図と平面図、第５図は第４図の
Ｖ−Ｖ線に沿った断面展開図である。 図において、（１）はゲート電極線、■はソース電極線
、Ｂ）は薄膜トランジスタ、ｍは電荷保持容量、（５）
は絶縁基板、１つ］は区画部分、（１４）は画素電極、
（１７）は下部電極、（１８）は電荷保持容量絶縁膜、
（１９）は第１のコンタクトホールである。 なお、各図中同一符号は同一または相当部分を示す。
置の薄膜トランジスタアレイ基板を示す平面図、第２図
は第１図の■−■線に沿った断面展開図、第３図、第４
図は従来のマトリクス形表示装置の薄膜トランジスタア
レイ基板を示す等価回路図と平面図、第５図は第４図の
Ｖ−Ｖ線に沿った断面展開図である。 図において、（１）はゲート電極線、■はソース電極線
、Ｂ）は薄膜トランジスタ、ｍは電荷保持容量、（５）
は絶縁基板、１つ］は区画部分、（１４）は画素電極、
（１７）は下部電極、（１８）は電荷保持容量絶縁膜、
（１９）は第１のコンタクトホールである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 透明な絶縁基板と、この絶縁基板上に設けられた互い
にほゞ平行な複数のゲート電極線と、このゲート電極線
に交差して上記絶縁基板上に設けられた互いにほゞ平行
な複数のソース電極線と、上記ゲート電極線およびソー
ス電極線で区画された区画部分に設けられた薄膜トラン
ジスタと、上記区画部分に設けられて上記薄膜トランジ
スタに接続された透明な画素電極とを有するものにおい
て、上記絶縁基板と画素電極との間に透明な導電膜で下
部電極を形成すると共に、上記画素電極と下部電極との
間に透明な絶縁膜を形成して、上記下部電極を隣接する
上記ゲート電極線に接続したことを特徴とするマトリク
ス形表示装置。
Priority Applications (5)
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|---|---|---|---|
| JP20070490A JP2711015B2 (ja) | 1990-07-25 | 1990-07-25 | マトリクス形表示装置 |
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| DE69112950T DE69112950T2 (de) | 1990-07-25 | 1991-07-19 | Matrixadressierte Anzeigevorrichtung. |
| EP91306602A EP0468711B1 (en) | 1990-07-25 | 1991-07-19 | Matrix-addressed type display device |
| US08/258,380 US5508765A (en) | 1990-07-25 | 1994-06-10 | Matrix-addressed type display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20070490A JP2711015B2 (ja) | 1990-07-25 | 1990-07-25 | マトリクス形表示装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH0483232A true JPH0483232A (ja) | 1992-03-17 |
| JP2711015B2 JP2711015B2 (ja) | 1998-02-10 |
Family
ID=16428845
Family Applications (1)
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|---|---|---|---|
| JP20070490A Expired - Lifetime JP2711015B2 (ja) | 1990-07-25 | 1990-07-25 | マトリクス形表示装置 |
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| JP6103854B2 (ja) * | 2012-08-10 | 2017-03-29 | 三菱電機株式会社 | 薄膜トランジスタ基板 |
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| DE3113041A1 (de) * | 1980-04-01 | 1982-01-28 | Canon K.K., Tokyo | Verfahren und vorrichtung zur anzeige von informationen |
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| US4639087A (en) * | 1984-08-08 | 1987-01-27 | Energy Conversion Devices, Inc. | Displays having pixels with two portions and capacitors |
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| JPS6358958A (ja) * | 1986-08-29 | 1988-03-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
| EP0288011A3 (en) * | 1987-04-20 | 1991-02-20 | Hitachi, Ltd. | Liquid crystal display device and method of driving the same |
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| JPH0644625B2 (ja) * | 1988-12-31 | 1994-06-08 | 三星電子株式会社 | アクティブマトリックス液晶表示素子用薄膜トランジスタ |
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-
1990
- 1990-07-25 JP JP20070490A patent/JP2711015B2/ja not_active Expired - Lifetime
-
1991
- 1991-06-26 KR KR1019910010653A patent/KR920003083A/ko not_active Ceased
- 1991-07-19 EP EP91306602A patent/EP0468711B1/en not_active Expired - Lifetime
- 1991-07-19 DE DE69112950T patent/DE69112950T2/de not_active Expired - Fee Related
-
1994
- 1994-06-10 US US08/258,380 patent/US5508765A/en not_active Expired - Fee Related
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| WO2009052155A1 (en) | 2007-10-15 | 2009-04-23 | Ntera, Inc. | Self-powering display for labels and cards |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0468711B1 (en) | 1995-09-13 |
| EP0468711A3 (en) | 1992-08-19 |
| JP2711015B2 (ja) | 1998-02-10 |
| KR920003083A (ko) | 1992-02-29 |
| DE69112950T2 (de) | 1996-03-21 |
| EP0468711A2 (en) | 1992-01-29 |
| DE69112950D1 (de) | 1995-10-19 |
| US5508765A (en) | 1996-04-16 |
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