JPH05258577A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH05258577A JP4320143A JP32014392A JPH05258577A JP H05258577 A JPH05258577 A JP H05258577A JP 4320143 A JP4320143 A JP 4320143A JP 32014392 A JP32014392 A JP 32014392A JP H05258577 A JPH05258577 A JP H05258577A
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Abstract

(57)【要約】 【目的】共有型のセンスアンプをもち、該センスアンプ
を共有するビットライン対を分離する分離ゲートを備
え、低レベルの電源電圧を使用する高集積半導体メモリ
装置で、分離ゲートのしきい電圧により降下されること
なく完全な電源電圧レベルのデータを伝送できるように
する。 【構成】ＤＲＡＭに一般的に用いられる高電圧発生回路
等で発生される例えば２Ｖｃｃ程度のレベルの高電圧Ｖ
ｐｐを電圧源とする第１インバータ３１、３２から構成
され、ブロック選択信号が論理“ハイ”で入力されると
これに応じてＶｐｐレベルとなるビットライン分離制御
信号φＩＳＯを出力するビットライン分離制御信号発生
手段を設け、このビットライン分離制御信号φＩＳＯを
ビットライン対の分離ゲートに供給するようにしてい
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に共有型（shared）センスアンプを有する半導体
メモリ装置において、ビットライン間を分離する分離ゲ
ートに印加されるビットライン分離制御信号を発生する
手段に関するものである。
【０００２】
【従来の技術】高集積半導体メモリ装置において考慮さ
れなければならない要素としては、低電圧電源の使用、
チップ面積内の集積度を高めることと共に高速かつ安定
な動作を行えるようにすること等がある。図３は半導体
メモリ装置のビットライン系回路のよく知られている構
成を示す。同図に示す構成は、Ｐ形のセンスアンプ３と
Ｎ形のセンスアンプ６を図中左右のメモリセルアレイ
１、８が共有する形態とされており、高集積メモリ装置
における有用な構成方式として知られている。
【０００３】メモリセルアレイ１にあるメモリセルから
データを読み出す場合には、該メモリセルアレイ１に隣
接した図中右側のメモリセルアレイ８に接続されている
ビットライン対ＢＬ２、バーＢＬ２を、選択されたメモ
リセルアレイ１に接続されているビットライン対ＢＬ
１、バーＢＬ１から分離しなければならない。すなわ
ち、ビットライン分離制御信号φＩＳＯ１を論理“ハ
イ”として分離ゲート１１、１２を“オン”とし、一
方、ビットライン分離制御信号φＩＳＯ２を論理“ロ
ウ”として分離ゲート２１、２２を“オフ”とすること
によって、選択的なセンシングが行われる。図中右側の
メモリセルアレイ８が選択される場合にはこの反対にな
る。
【０００４】このとき、ビットライン分離制御信号φＩ
ＳＯ１、φＩＳＯ２の論理“ハイ”の電位が電源電圧Ｖ
ｃｃのレベルである場合には、選択されたメモリセルに
データを書き込むときに、完全なＶｃｃレベルのデータ
が選択されたメモリセルに送られないという問題が発生
する。すなわち、実質的にメモリセルに記憶されるデー
タ“１”の電位状態が、分離ゲート１１、１２、２１、
２２を通過するときに、その分離ゲートのしきい電圧分
降下してしまうためで、これら分離ゲートの制御端子に
印加されるビットライン分離制御信号φＩＳＯ１及びφ
ＩＳＯ２の電位がＶｃｃであるので、完全なＶｃｃレベ
ルのデータ“１”が指定されたメモリセルに記憶される
ことは不可能である。
【０００５】このような問題点を解決するために開発さ
れた従来のビットライン分離制御信号発生器を図４に示
す（これは「An Analysis of the HITACHI HM511000 1M
x1CMOSDRAMs 」、MOSAID、 March. １９８８、ｐ．５８
に開示されているものである）。入力されるアドレス信
号によってノードＢとノードＣの電位がセルフブースト
（self-boosted）され、出力されるビットライン分離制
御信号φＩＳＯの電位をＶｃｃより所定のレベル以上
（Ｖｃｃ＋α）に上昇させることができる。ここで、前
記αの値は、少なくとも図３に示した分離ゲート１１、
１２、２１、２２のしきい電圧よりも大きな値でなけれ
ばならない。このようにして初めて、完全なＶｃｃレベ
ルの電位が選択されたメモリセルに供給できる。
【０００６】ところが、高集積メモリ装置では、次第に
動作電源電圧のレベルを低める傾向にある。例えば、初
期の５Ｖから現在では３．３Ｖに、中には１．５Ｖまで
動作電源電圧のレベルを低めているものもある。たと
え、メモリ装置の高集積、微細化によってトランジスタ
等のチャネルサイズも縮小され、そのしきい電圧も低く
なっているとしても、このような動作電源電圧のレベル
低下の度合いに比べればあまり効果があるとはいえな
い。したがって、図４のような従来のブースト方式で
は、Ｖｃｃ＋αの適切なレベルを実現させることは困難
になってきている。
【０００７】
【発明が解決しようとする課題】したがって本発明は、
低レベルの動作電源電圧を使用する高集積半導体メモリ
装置において、完全な電源電圧レベルのデータを伝送す
ることが可能なビットライン分離制御信号発生手段を提
供することを目的とする。また、高集積メモリ装置にお
いて、メモリセルへの書込み時に効率的なデータ電位を
伝送させられるようにすることを目的とする。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために本発明は、共有型のセンスアンプを備え、該セ
ンスアンプを共有するビットラインに分離ゲートを有す
る半導体メモリ装置において、電源電圧より高くされた
高電圧を入力とし、これを基に、少なくとも分離ゲート
のしきい電圧分電源電圧より高い電圧を有するビットラ
イン分離制御信号を出力するビットライン分離信号発生
手段を備えていることを特徴とする。
【０００９】また、低レベルの電源電圧を使用してお
り、ビットライン対を等化する等化回路と、共有型のセ
ンスアンプと、該センスアンプを共有するビットライン
対間を電気的に分離させる分離ゲートとを有する半導体
メモリ装置において、アドレス信号に応答して、チップ
内で発生される電源電圧より高い高電圧をドライブして
分離ゲートに供給すると共に等化回路に供給するビット
ライン分離制御及び等化信号発生手段を備えており、前
記高電圧が等化回路に供給される間に分離ゲートにも前
記高電圧が供給され、前記センスアンプを共有するビッ
トライン対が電気的に接続されるると共に等化されるよ
うになっていることを特徴としている。
【００１０】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。尚、共通する部分には同じ符
号を付し、重複する説明は省略する。本発明の実施例で
使用される高電圧Ｖｐｐを発生する高電圧発生回路は、
一般的なダイナミックＲＡＭのチップ内に実装されてい
るもので、その図示は省略している。この高電圧発生回
路は、発振器から供給されるポンピングクロックに応じ
たチャージポンプによって２Ｖｃｃ程度の高電圧を得る
回路である。
【００１１】図１に、本発明によるビットライン分離制
御信号発生手段の実施例を示す。この実施例は、ブロッ
ク選択信号を入力とし、外部から供給される高電圧Ｖｐ
ｐを定電圧源に使用する第１インバータ（又は第１ドラ
イバ）３１と、第１インバータ３１の出力を入力とし、
高電圧Ｖｐｐを定電圧源に使用して最終的にビットライ
ン分離信号φＩＳＯを出力する第２インバータ（又は第
２ドライバ）３２とから構成されている。高電圧Ｖｐｐ
はチップ内の上記のような高電圧発生回路で作られるも
のである。また、この実施例の回路は、図３のビットラ
イン分離制御信号φＩＳＯ１、φＩＳＯ２に対して各々
設けられている。
【００１２】図３の選択されたメモリセルアレイ１から
のデータをセンシングする前に、図１の回路から出力さ
れるビットライン分離制御信号φＩＳＯ２が、論理“ロ
ウ”のブロック選択信号に従い論理“ロウ”となって分
離ゲート２１、２２に供給されることによって、メモリ
セルアレイ８からのデータ伝送経路を遮断する。一方、
ビットライン分離制御信号φＩＳＯ１は、論理“ハイ”
のブロック選択信号に従いＶｐｐレベルとなって分離ゲ
ート１１、１２に供給され、これにより書込み時にも完
全なＶｃｃレベルのデータをメモリセルアレイ１に伝送
することができる。このときの高電圧Ｖｐｐは、前述し
たように、発振器及びドライバを備え、ブーストされた
電位を伝送するＮＭＯＳ形の伝送トランジスタを有する
高電圧発生回路によって発生される。
【００１３】図２に、本発明のビットライン分離制御及
び等化信号発生手段の実施例を示す。この実施例は、ビ
ットライン分離制御信号と共に、ブロック選択信号及び
等化信号を発生するようになった回路である。図示のよ
うに、三つのアドレス信号＃１、＃２、＃３の入力によ
り高電圧ＶｐｐをドライブするＶｐｐドライバ４０と、
Ｖｐｐドライバ４０の出力に応じてブロック選択信号を
出力するブロック選択信号ドライバ５０と、Ｖｐｐドラ
イバ４０の出力に応じてＶｐｐレベルのビットライン分
離制御信号φＩＳＯを出力するビットライン分離制御信
号ドライバ６０と、Ｖｐｐドライバ４０の出力に応じて
等化信号φＥＱを出力する等化信号ドライバ７０とから
構成されている。等化信号φＥＱはビットラインのセン
シング前後にエネーブルとされる信号であり、等化期間
中、図３の各ビットライン分離制御信号はＶｐｐレベル
となる。この回路では、アドレス信号のすべてが論理
“ハイ”で入力されると、ノード１０１は接地電圧（Ｖ
ｓｓ）に接続されないので、電気的導通状態にあるＰＭ
ＯＳトランジスタ４２によってノード１０１の電位はＶ
ｐｐに充電される。そしてビットライン分離制御信号φ
ＩＳＯはＶｐｐレベルの信号として出力され、等化信号
φＥＱもＶｐｐレベルとして出力される。
【００１４】
【発明の効果】以上述べてきたように本発明は、ビット
ライン分離制御信号の電位をチップ内の高電圧発生回路
で発生される高電圧を利用して形成するので、高集積、
低電源電圧のメモリ装置においても、書込みデータの効
率的な伝送の実施が可能となる。また、センシング前後
の等化時にも完全な電源電圧レベルにビットライン対を
等化させることが容易にできるという効果もある。その
結果、半導体メモリ装置の高集積化等に大きく寄与でき
るものである。
【図面の簡単な説明】
【図１】本発明によるビットライン分離制御信号発生手
段の実施例を示す回路図。
【図２】本発明によるビットライン分離制御及び等化信
号発生手段の実施例を示す回路図。
【図３】半導体メモリ装置における共有型センスアンプ
とその周辺の構成を示すブロック図。
【図４】従来のビットライン分離制御信号発生器の回路
図。
【符号の説明】
Ｖｐｐ 高電圧 φＩＳＯ ビットライン分離制御信号 φＥＱ 等化信号 ♯１〜♯３ アドレス信号

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 共有型のセンスアンプを備え、該センス
    アンプを共有するビットラインに分離ゲートを有する半
    導体メモリ装置において、 電源電圧より高くされた高電圧を入力とし、これを基
    に、少なくとも分離ゲートのしきい電圧分電源電圧より
    高い電圧を有するビットライン分離制御信号を出力する
    ビットライン分離制御信号発生手段を備えていることを
    特徴とする半導体メモリ装置。
  2. 【請求項２】 ビットライン分離制御信号発生手段は、
    メモリセルアレイとセンスアンプとの間に配設されてお
    り、ブロック選択信号に応じて前記高電圧を出力するよ
    うになっている請求項１に記載の半導体メモリ装置。
  3. 【請求項３】 電源電圧が３．３Ｖ以下のレベルである
    請求項１に記載の半導体メモリ装置。
  4. 【請求項４】 分離ゲートは、所定のしきい電圧を有す
    るＭＯＳトランジスタで構成されている請求項３に記載
    の半導体メモリ装置。
  5. 【請求項５】 低レベルの電源電圧を使用する半導体メ
    モリ装置において、隣接した第１メモリセルアレイ及び
    第２メモリセルアレイと、第１メモリセルアレイに接続
    された第１ビットライン対と、第２メモリセルアレイに
    接続された第２ビットライン対と、第１ビットライン対
    及び第２ビットライン対を等化させる等化回路と、第１
    ビットライン対と第２ビットライン対とが共通に接続さ
    れるセンスアンプと、第１ビットライン対に設けられた
    第１分離ゲートと、第２ビットライン対に設けられた第
    ２分離ゲートと、電源電圧より高くされた高電圧が外部
    から入力され、ブロック選択信号に応じて該高電圧を第
    １分離ゲート又は第２分離ゲートのいずれかに供給する
    ビットライン分離制御信号発生手段とを備えていること
    を特徴とする半導体メモリ装置。
  6. 【請求項６】 電源電圧が３．３Ｖ以下のレベルである
    請求項５に記載の半導体メモリ装置。
  7. 【請求項７】 低レベルの電源電圧を使用しており、ビ
    ットライン対を等化する等化回路と、共有型のセンスア
    ンプと、該センスアンプを共有するビットライン対間を
    電気的に分離させる分離ゲートとを有する半導体メモリ
    装置において、 アドレス信号に応答して、チップ内で発生される電源電
    圧より高い高電圧をドライブして分離ゲートに供給する
    と共に等化回路に供給するビットライン分離制御及び等
    化信号発生手段を備えており、前記高電圧が等化回路に
    供給される間に分離ゲートにも前記高電圧が供給され、
    前記センスアンプを共有するビットライン対が電気的に
    接続されると共に等化されるようになっていることを特
    徴とする半導体メモリ装置。
  8. 【請求項８】 電源電圧が３．３Ｖ以下のレベルにある
    請求項７に記載の半導体メモリ装置。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE40552E1 (en) 1990-04-06 2008-10-28 Mosaid Technologies, Inc. Dynamic random access memory using imperfect isolating transistors
JP3088232B2 (ja) * 1994-01-11 2000-09-18 沖電気工業株式会社 半導体記憶回路
JPH08171796A (ja) * 1994-12-16 1996-07-02 Toshiba Corp 半導体記憶装置
US5625588A (en) * 1995-06-06 1997-04-29 Micron Technology, Inc. Single-ended sensing using global bit lines for DRAM
US5719813A (en) * 1995-06-06 1998-02-17 Micron Technology, Inc. Cell plate referencing for DRAM sensing
US5654933A (en) * 1995-06-30 1997-08-05 Micron Technology, Inc. Equilibrated sam read transfer circuit
US5584134A (en) * 1995-07-31 1996-12-17 Chaput; Rob Foldable assembly unit with display object and pedestal
KR100203142B1 (ko) * 1996-06-29 1999-06-15 김영환 디램
KR100388318B1 (ko) 1998-12-24 2003-10-10 주식회사 하이닉스반도체 비트라인디커플링방법
JP2000298984A (ja) 1999-04-15 2000-10-24 Oki Electric Ind Co Ltd 半導体記憶装置
TW526497B (en) * 1999-05-18 2003-04-01 Nanya Technology Corp Data sensing method of semiconductor memory device
US6292417B1 (en) 2000-07-26 2001-09-18 Micron Technology, Inc. Memory device with reduced bit line pre-charge voltage
US6301175B1 (en) 2000-07-26 2001-10-09 Micron Technology, Inc. Memory device with single-ended sensing and low voltage pre-charge
US6687180B2 (en) * 2002-04-25 2004-02-03 Micron Technology, Inc Driver control circuit
US7092472B2 (en) * 2003-09-16 2006-08-15 Rambus Inc. Data-level clock recovery
US7397848B2 (en) 2003-04-09 2008-07-08 Rambus Inc. Partial response receiver
US7126378B2 (en) 2003-12-17 2006-10-24 Rambus, Inc. High speed signaling system with adaptive transmit pre-emphasis
US7133321B2 (en) * 2003-10-09 2006-11-07 Micron Technology, Inc. Sense amplifier circuit
US7233164B2 (en) * 2003-12-17 2007-06-19 Rambus Inc. Offset cancellation in a multi-level signaling system
KR102507170B1 (ko) * 2016-02-29 2023-03-09 에스케이하이닉스 주식회사 센스 앰프 및 이를 포함하는 반도체 장치의 입/출력 회로

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5399832A (en) * 1977-02-14 1978-08-31 Nec Corp Sense amplifier
JPS56114194A (en) * 1980-02-13 1981-09-08 Nec Corp Precharging device
JPS58189897A (ja) * 1982-04-30 1983-11-05 Toshiba Corp 差動型センス回路
JPS58211394A (ja) * 1982-06-01 1983-12-08 Nec Corp 半導体集積回路
JPS62271295A (ja) * 1986-05-20 1987-11-25 Fujitsu Ltd 半導体集積回路

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57198592A (en) * 1981-05-29 1982-12-06 Hitachi Ltd Semiconductor memory device
US4608670A (en) * 1984-08-02 1986-08-26 Texas Instruments Incorporated CMOS sense amplifier with N-channel sensing
US4791616A (en) * 1985-07-10 1988-12-13 Fujitsu Limited Semiconductor memory device
US5177708A (en) * 1985-10-30 1993-01-05 Mitsubishi Denki Kabushiki Kaisha Dynamic random access memory and method for equalizing sense amplifier drive signal lines
JPS62136919A (ja) * 1985-12-10 1987-06-19 Mitsubishi Electric Corp ドライバ−回路
JPS62197992A (ja) * 1986-02-25 1987-09-01 Mitsubishi Electric Corp ダイナミツクｒａｍ
US4878201A (en) * 1987-01-28 1989-10-31 Nec Corporation Semiconductor memory device having an improved timing signal generator for the column selection circuit
JPH07107798B2 (ja) * 1987-11-18 1995-11-15 三菱電機株式会社 ダイナミックランダムアクセスメモリにおけるセンスアンプ駆動装置およびセンスアンプ駆動方法
US5189639A (en) * 1987-11-26 1993-02-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having bit lines capable of partial operation
ES2022698B3 (es) * 1988-02-26 1991-12-01 Ibm Amplificador de sentido de doble fase para memorias de acceso aleatorias.
JPH07109702B2 (ja) * 1988-09-12 1995-11-22 株式会社東芝 ダイナミック型メモリ
JPH0713861B2 (ja) * 1988-12-05 1995-02-15 三菱電機株式会社 半導体記憶装置
JPH0762955B2 (ja) * 1989-05-15 1995-07-05 株式会社東芝 ダイナミック型ランダムアクセスメモリ
JPH0646513B2 (ja) * 1989-07-12 1994-06-15 株式会社東芝 半導体記憶装置のデータ読出回路
US4991142A (en) * 1989-07-20 1991-02-05 Samsung Semiconductor Inc. Dynamic random access memory with improved sensing and refreshing
KR940001644B1 (ko) * 1991-05-24 1994-02-28 삼성전자 주식회사 메모리 장치의 입출력 라인 프리차아지 방법
KR940007640B1 (ko) * 1991-07-31 1994-08-22 삼성전자 주식회사 공통 입출력선을 가지는 데이타 전송회로
US5283760A (en) * 1991-08-14 1994-02-01 Samsung Electronics Co., Ltd. Data transmission circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5399832A (en) * 1977-02-14 1978-08-31 Nec Corp Sense amplifier
JPS56114194A (en) * 1980-02-13 1981-09-08 Nec Corp Precharging device
JPS58189897A (ja) * 1982-04-30 1983-11-05 Toshiba Corp 差動型センス回路
JPS58211394A (ja) * 1982-06-01 1983-12-08 Nec Corp 半導体集積回路
JPS62271295A (ja) * 1986-05-20 1987-11-25 Fujitsu Ltd 半導体集積回路

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