JPH05259190A - マイクロ波電界効果トランジスタの製造方法 - Google Patents
マイクロ波電界効果トランジスタの製造方法Info
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- JPH05259190A JPH05259190A JP4347223A JP34722392A JPH05259190A JP H05259190 A JPH05259190 A JP H05259190A JP 4347223 A JP4347223 A JP 4347223A JP 34722392 A JP34722392 A JP 34722392A JP H05259190 A JPH05259190 A JP H05259190A
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- gate
- layer
- drain
- recess
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/061—Manufacture or treatment of FETs having Schottky gates
- H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
- H10D30/877—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET] having recessed gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
- H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
- H10D64/0125—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors characterised by the sectional shape, e.g. T or inverted T
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 非対称であり且つゲート電極のデポジション
後に半導体層中の凹部の外の中空を介して調整可能なソ
ースドレイン特性を備えている電界効果トランジスタの
製造方法を提供することにある。 【構成】 電力用トランジスタは、少なくとも二つの半
導体層および二つのメタライゼーション、即ちソースメ
タライゼーションおよびドレインメタライゼーションを
を有する。ドレイン凹部は、ゲート凹部を作成し、Ｔ状
またはマッシュルームゲートをデポジションし、ゲート
をマスクとして用いて誘電体を部分的にマスキングした
後で作成される。従って、ドレイン側でのエッチングは
ソース側にはいかなるエッチングも引き起こさない。電
力用トランジスタへ適用するにはＶDSは高い。
後に半導体層中の凹部の外の中空を介して調整可能なソ
ースドレイン特性を備えている電界効果トランジスタの
製造方法を提供することにある。 【構成】 電力用トランジスタは、少なくとも二つの半
導体層および二つのメタライゼーション、即ちソースメ
タライゼーションおよびドレインメタライゼーションを
を有する。ドレイン凹部は、ゲート凹部を作成し、Ｔ状
またはマッシュルームゲートをデポジションし、ゲート
をマスクとして用いて誘電体を部分的にマスキングした
後で作成される。従って、ドレイン側でのエッチングは
ソース側にはいかなるエッチングも引き起こさない。電
力用トランジスタへ適用するにはＶDSは高い。
Description
【０００１】
【産業上の利用分野】本発明は、非対称であり且つゲー
ト電極のデポジション後に半導体層中の凹部の外の中空
を介して調整可能なソースドレイン特性を備えている電
界効果トランジスタの製造法に関連する。
ト電極のデポジション後に半導体層中の凹部の外の中空
を介して調整可能なソースドレイン特性を備えている電
界効果トランジスタの製造法に関連する。
【０００２】本方法はその半導体材料に関係なく全ての
電界効果トランジスタに適用可能であるが、特に、GaAs
とGaAlAsの間の材料が最もよく使用されるグループIIIー
V材料の電力用トランジスタ用に設計されたものであ
る。さらに、一般的に、本方法は活性層と接触層（ｎ／
ｎ+構造）を有する全てのトランジスタに適用可能であ
り、そのチャネルは凹部によって調整される。"凹部"と
いう用語は半導体材料層表面の、しばしばソースとドレ
インのメタライゼーションの間の、エッチングによって
くり抜かれたトレンチまたはくぼみを指す。
電界効果トランジスタに適用可能であるが、特に、GaAs
とGaAlAsの間の材料が最もよく使用されるグループIIIー
V材料の電力用トランジスタ用に設計されたものであ
る。さらに、一般的に、本方法は活性層と接触層（ｎ／
ｎ+構造）を有する全てのトランジスタに適用可能であ
り、そのチャネルは凹部によって調整される。"凹部"と
いう用語は半導体材料層表面の、しばしばソースとドレ
インのメタライゼーションの間の、エッチングによって
くり抜かれたトレンチまたはくぼみを指す。
【０００３】
【従来の技術】トランジスタによって制御される電力を
得るためまたは増大させるために使用されている既知の
手段の一つは、高いソースドレイン電圧を使用する構成
になっている。高い電圧は、ソースとドレインの二つの
電極間のブレークダウンを防止するために、マイクロメ
ータ範囲内の寸法で、ソースとドレインの間に広い凹部
を必要とするが、そうするとソースの抵抗ＲSが増大
し、関連ゲインが減少する。それ故に、非対称のソース
ドレイン特性を得ることが必要になる。
得るためまたは増大させるために使用されている既知の
手段の一つは、高いソースドレイン電圧を使用する構成
になっている。高い電圧は、ソースとドレインの二つの
電極間のブレークダウンを防止するために、マイクロメ
ータ範囲内の寸法で、ソースとドレインの間に広い凹部
を必要とするが、そうするとソースの抵抗ＲSが増大
し、関連ゲインが減少する。それ故に、非対称のソース
ドレイン特性を得ることが必要になる。
【０００４】非対称の概念は、構造でなければその特性
の点から、本質的に知られている。例えば、スパイク形
状ゲートを用いたソース側での蒸着方法によって得られ
るが、非対称性はこの方法では調整できない。いくつか
のマスキングおよび自己調整樹脂（self-alignment res
ins）を使用する別の方法もあるが、その方法の効率は
工業規模の生産には適さない。
の点から、本質的に知られている。例えば、スパイク形
状ゲートを用いたソース側での蒸着方法によって得られ
るが、非対称性はこの方法では調整できない。いくつか
のマスキングおよび自己調整樹脂（self-alignment res
ins）を使用する別の方法もあるが、その方法の効率は
工業規模の生産には適さない。
【０００５】
【発明が解決しようとする課題】本発明による方法は半
導体産業で一般的に使用できる手段および方法を提供し
ており、例えばドレイン凹部に適するマスキング操作に
は0.5マイクロメータ未満の精度が必要とされる。この
方法特有の特徴の一つはゲート凹部の作成がドレイン凹
部の作成とは切り離されていることである。ドレイン凹
部はゲートメタライゼーションのデポジションの後で作
成される。電導層のドレイン側でのエッチングは時間に
よって制御される。ゲートはドレイン凹部を開けるため
のマスクとして使用されるので、このエッチングによっ
て、ゲートはＴ形状ゲート（マッシュルームゲートとし
ても知られている）であることが必要になる。
導体産業で一般的に使用できる手段および方法を提供し
ており、例えばドレイン凹部に適するマスキング操作に
は0.5マイクロメータ未満の精度が必要とされる。この
方法特有の特徴の一つはゲート凹部の作成がドレイン凹
部の作成とは切り離されていることである。ドレイン凹
部はゲートメタライゼーションのデポジションの後で作
成される。電導層のドレイン側でのエッチングは時間に
よって制御される。ゲートはドレイン凹部を開けるため
のマスクとして使用されるので、このエッチングによっ
て、ゲートはＴ形状ゲート（マッシュルームゲートとし
ても知られている）であることが必要になる。
【０００６】
【課題を解決するための手段】本発明は、より特定的に
は、少なくとも二つの半導体材料層に支持された少なく
とも一つのゲートメタライゼーションと一つのドレイン
メタライゼーションを備えたマイクロ波電界効果トラン
ジスタの製造方法に関連する。二つの半導体層の第１の
層はトランジスタのチャネルを構成し、第２の層はドー
プされた接触層を構成する。本方法は、ゲートのメタラ
イゼーションのデポジション前の前記両層中のゲート凹
部と呼ばれる第１のトレンチのエッチングと、前記メタ
ライゼーションのデポジション後の第２のドレイン凹部
のエッチングを含む。
は、少なくとも二つの半導体材料層に支持された少なく
とも一つのゲートメタライゼーションと一つのドレイン
メタライゼーションを備えたマイクロ波電界効果トラン
ジスタの製造方法に関連する。二つの半導体層の第１の
層はトランジスタのチャネルを構成し、第２の層はドー
プされた接触層を構成する。本方法は、ゲートのメタラ
イゼーションのデポジション前の前記両層中のゲート凹
部と呼ばれる第１のトレンチのエッチングと、前記メタ
ライゼーションのデポジション後の第２のドレイン凹部
のエッチングを含む。
【０００７】
【実施例】本発明は、本方法の様々な段階を表した添付
の図１〜図１１を参照した以下の実施例の説明によって
より明確に理解されるであろう。本方法が詳細を明らか
にし且つ必要とするのに従い、または必要とする時に、
より精度を上げるために、図面は拡大されている。この
ような理由から、図３〜図８は図１および図２の中央領
域であるゲート領域のみを示しており、図９〜図１１は
ゲートおよびドレイン凹部のみを示している。これらの
縮尺の大きい図には基盤は示されていない。
の図１〜図１１を参照した以下の実施例の説明によって
より明確に理解されるであろう。本方法が詳細を明らか
にし且つ必要とするのに従い、または必要とする時に、
より精度を上げるために、図面は拡大されている。この
ような理由から、図３〜図８は図１および図２の中央領
域であるゲート領域のみを示しており、図９〜図１１は
ゲートおよびドレイン凹部のみを示している。これらの
縮尺の大きい図には基盤は示されていない。
【０００８】図１に示されている出発生成物はトランジ
スタ、好ましくは電力用マイクロ波トランジスタであ
る。このトランジスタはまだバッチ段階にあり、GaAsま
たはGaAlAs等のIII-Vグループの材料のウェハー上にあ
る。しかし、このトランジスタはほぼ完成しており、基
盤１に支持された、少なくとも一つの活性層２と、ｎ+
ドープされた接触層３と、二つのメタライゼーション、
即ちソースメタライゼーション４およびドレインメタラ
イゼーション５とを備えている。他の層または構造の詳
細については、可能ではあるが、本発明についての説明
には全く関連がないので図示していない。
スタ、好ましくは電力用マイクロ波トランジスタであ
る。このトランジスタはまだバッチ段階にあり、GaAsま
たはGaAlAs等のIII-Vグループの材料のウェハー上にあ
る。しかし、このトランジスタはほぼ完成しており、基
盤１に支持された、少なくとも一つの活性層２と、ｎ+
ドープされた接触層３と、二つのメタライゼーション、
即ちソースメタライゼーション４およびドレインメタラ
イゼーション５とを備えている。他の層または構造の詳
細については、可能ではあるが、本発明についての説明
には全く関連がないので図示していない。
【０００９】図２に示されるように、第１の操作では、
図１の生成物上での層６のデポジションを行い、Si
3N4、SiO2、またはAlNなどの誘電体層６を800Å〜1200
Åの厚さにデポジションする。
図１の生成物上での層６のデポジションを行い、Si
3N4、SiO2、またはAlNなどの誘電体層６を800Å〜1200
Åの厚さにデポジションする。
【００１０】ゲート凹部のエッチングにはまず最初に樹
脂７および８を用いたマスキング（図３）が必要であ
り、そのマスキングによって、好ましくは電子ビーム照
射の後に、開口９を得ることが可能であり、その開口９
の幅"Ｌ"は0.15マイクロメータ以下であってもよい。
脂７および８を用いたマスキング（図３）が必要であ
り、そのマスキングによって、好ましくは電子ビーム照
射の後に、開口９を得ることが可能であり、その開口９
の幅"Ｌ"は0.15マイクロメータ以下であってもよい。
【００１１】異方性リアクティブイオンエッチング（RI
E）のような直接的なエッチング方法を低圧力下で用い
ることによって、開口10（図４）が層６の誘電体中に樹
脂マスク７および８の開口９を通してエッチングされ
る。開口10は開口９と同じ幅"Ｌ"を持っている。
E）のような直接的なエッチング方法を低圧力下で用い
ることによって、開口10（図４）が層６の誘電体中に樹
脂マスク７および８の開口９を通してエッチングされ
る。開口10は開口９と同じ幅"Ｌ"を持っている。
【００１２】誘電体層中の開口10上の中心に開口13を得
るために、第１の樹脂層７および８は、電子的または光
学的手段により、次にマスクされる第２の樹脂層11およ
び12によって分解され且つ置き換えられる（図５）。樹
脂中の開口13の幅は約0.6マイクロメータであり、これ
は後にできるゲートメタライゼーションのマッシュルー
ムに相当する。一方、開口10はゲートメタライゼーショ
ンの根元または軸、即ちソースドレインの軸に沿って計
測されるゲートの長さに相当する。
るために、第１の樹脂層７および８は、電子的または光
学的手段により、次にマスクされる第２の樹脂層11およ
び12によって分解され且つ置き換えられる（図５）。樹
脂中の開口13の幅は約0.6マイクロメータであり、これ
は後にできるゲートメタライゼーションのマッシュルー
ムに相当する。一方、開口10はゲートメタライゼーショ
ンの根元または軸、即ちソースドレインの軸に沿って計
測されるゲートの長さに相当する。
【００１３】ゲート凹部14は、半導体材料層の中で開口
13および10を通して、ケミカルエッチングまたはドライ
プラズマエッチングによってくり抜かれる。この凹部は
少なくともｎ+ドープされた層３およびもしあれば他の
中間層を貫通して、活性層２に達していなければならな
い。エッチング過程で、誘導体層（図６）中の開口10の
周縁部の下方にわずかなサブエッチングがあることが知
られている。
13および10を通して、ケミカルエッチングまたはドライ
プラズマエッチングによってくり抜かれる。この凹部は
少なくともｎ+ドープされた層３およびもしあれば他の
中間層を貫通して、活性層２に達していなければならな
い。エッチング過程で、誘導体層（図６）中の開口10の
周縁部の下方にわずかなサブエッチングがあることが知
られている。
【００１４】ゲートメタライゼーション15は蒸着（図
７）などの既知の手段によってデポジションされる。金
属の一部は開口10を通り抜けゲートの薄い軸を形成する
が、同時に、金属のその他の部分は、ゲートのマッシュ
ルームが"Ｍ"の形状を有するように、開口10の周縁部上
および開口13の内側でデポジションされる。
７）などの既知の手段によってデポジションされる。金
属の一部は開口10を通り抜けゲートの薄い軸を形成する
が、同時に、金属のその他の部分は、ゲートのマッシュ
ルームが"Ｍ"の形状を有するように、開口10の周縁部上
および開口13の内側でデポジションされる。
【００１５】第２の樹脂層11および12は分解されるが、
ゲート15の軸およびゲート凹部14の周縁部の間にある空
洞16は、この位置では、半導体材料が保護されないの
で、誘導体層６はトランジスタのパッシベーションの役
割を果たすことができない。図８に示すように、Si3N4
または誘導体の層６は（低電力下の）低損傷のドライエ
ッチングによって除去され、図９中の、Si3N4のような
厚さ約1000オングストロームの他の誘導体層17に置き換
えられる。この前の層６上の新しい層17は、活性層２中
のチャネルを18で不活性化し且つ空洞16を充填するとい
う利点を持つ。
ゲート15の軸およびゲート凹部14の周縁部の間にある空
洞16は、この位置では、半導体材料が保護されないの
で、誘導体層６はトランジスタのパッシベーションの役
割を果たすことができない。図８に示すように、Si3N4
または誘導体の層６は（低電力下の）低損傷のドライエ
ッチングによって除去され、図９中の、Si3N4のような
厚さ約1000オングストロームの他の誘導体層17に置き換
えられる。この前の層６上の新しい層17は、活性層２中
のチャネルを18で不活性化し且つ空洞16を充填するとい
う利点を持つ。
【００１６】図１０では、第３の樹脂層がトランジスタ
の表面上にデポジションされ、続いて開口21をエッチン
グするためにその第３の樹脂層がマスクされることが示
されている。この第３の樹脂層はＴ状ゲート15のマッシ
ュルームを覆うのに十分な厚さがある。開口21の位置お
よび寸法は、半導体のボディに必ず開けられているべき
ドレイン凹部の位置および寸法に相当する。開口21の第
１のフランク22はゲート15に対して垂直であり、そして
マスクとして使用されるゲートのマッシュルームでもあ
るので、フランク22の位置はマッシュルームの二つのフ
ランク23および24の間にあれば厳密である必要はない。
このような理由で、マスキングは光学手段によって、マ
ッシュルームの幅を約0.6マイクロメータにするために
行われる。開口21の第２のフランク25の位置はドレイン
メタライゼーション５の近くにあり、この位置はまた光
学的マスキング操作を行えるように、厳密さを必要とす
る。
の表面上にデポジションされ、続いて開口21をエッチン
グするためにその第３の樹脂層がマスクされることが示
されている。この第３の樹脂層はＴ状ゲート15のマッシ
ュルームを覆うのに十分な厚さがある。開口21の位置お
よび寸法は、半導体のボディに必ず開けられているべき
ドレイン凹部の位置および寸法に相当する。開口21の第
１のフランク22はゲート15に対して垂直であり、そして
マスクとして使用されるゲートのマッシュルームでもあ
るので、フランク22の位置はマッシュルームの二つのフ
ランク23および24の間にあれば厳密である必要はない。
このような理由で、マスキングは光学手段によって、マ
ッシュルームの幅を約0.6マイクロメータにするために
行われる。開口21の第２のフランク25の位置はドレイン
メタライゼーション５の近くにあり、この位置はまた光
学的マスキング操作を行えるように、厳密さを必要とす
る。
【００１７】開口21の樹脂を分解した後でゲート上およ
び開口の下部に生じる開口21の誘導体層17は、リアクテ
ィブイオニックエッチング等によってエッチングされ
る。
び開口の下部に生じる開口21の誘導体層17は、リアクテ
ィブイオニックエッチング等によってエッチングされ
る。
【００１８】このようにして、ｎ+ドープされた層３の
自由表面が開口の下部でクリアされる。そして、図１１
に示されているドレイン凹部をくり抜くために、ケミカ
ルエッチングまたは異方性リアクティブイオンエッチン
グによってエッチングが行われる。最後の操作は第３の
樹脂19および20を分解等によって除去することである。
これにより、異なる成分の層と、ソースと、ドレインメ
タライゼーションとを既に有するトランジスタが完成す
る。
自由表面が開口の下部でクリアされる。そして、図１１
に示されているドレイン凹部をくり抜くために、ケミカ
ルエッチングまたは異方性リアクティブイオンエッチン
グによってエッチングが行われる。最後の操作は第３の
樹脂19および20を分解等によって除去することである。
これにより、異なる成分の層と、ソースと、ドレインメ
タライゼーションとを既に有するトランジスタが完成す
る。
【００１９】ドレイン凹部26の深さｅ2は、ゲート凹部1
4のエッチングに必要な時間に基づいて計算されるエッ
チングの時間によって調整が可能である。ｅ1がこのゲ
ート凹部の深さであり且つｅ3がｎ+ドープされた層の厚
さである場合は、ｅ1＞ｅ2＞ｅ3である必要がある。
4のエッチングに必要な時間に基づいて計算されるエッ
チングの時間によって調整が可能である。ｅ1がこのゲ
ート凹部の深さであり且つｅ3がｎ+ドープされた層の厚
さである場合は、ｅ1＞ｅ2＞ｅ3である必要がある。
【００２０】この方法によって実行される、マスキン
グ、イオンエッチング、蒸着などの異なる手段について
は詳細は述べられていない。これらの手段は同業者には
既知であり、全て工業的手段として一般的に行われてい
るという際だった特徴がある。
グ、イオンエッチング、蒸着などの異なる手段について
は詳細は述べられていない。これらの手段は同業者には
既知であり、全て工業的手段として一般的に行われてい
るという際だった特徴がある。
【００２１】ここに述べられている方法は、凹部がソー
ス側では狭くなることによって弱いソース抵抗ＲSを維
持することと、ドレイン凹部により電圧ＶDSを増大させ
ることによって電力と出力ゲインを増大することとにお
けるマイクロ波トランジスタの効率特性の改善を可能に
する。
ス側では狭くなることによって弱いソース抵抗ＲSを維
持することと、ドレイン凹部により電圧ＶDSを増大させ
ることによって電力と出力ゲインを増大することとにお
けるマイクロ波トランジスタの効率特性の改善を可能に
する。
【図１】本発明の方法の工程の説明図である。
【図２】本発明の方法の工程の説明図である。
【図３】本発明の方法の工程の説明図である。
【図４】本発明の方法の工程の説明図である。
【図５】本発明の方法の工程の説明図である。
【図６】本発明の方法の工程の説明図である。
【図７】本発明の方法の工程の説明図である。
【図８】本発明の方法の工程の説明図である。
【図９】本発明の方法の工程の説明図である。
【図１０】本発明の方法の工程の説明図である。
【図１１】本発明の方法の工程の説明図である。
１ 基盤 ２ 活性層 ３ 接触層 ４、５ メタライゼーション ６、17 誘電体層 ７、８ 第１の樹脂層 ９、10、13、21 開口 11、12 第２の樹脂層 14 ゲート凹部 15 Ｔ状ゲート 16 空洞 19、20 第３の樹脂層 22、23、24、25 フランク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヌグユ・テユング・フアン フランス国、75015・パリ、リユ・ドウ・ レグリーズ、39 (72)発明者 エブリン・オーバン フランス国、75017・パリ、アブニユ・ デ・テルヌ、60
Claims (3)
- 【請求項１】 第１の層がトランジスタのチャネルを構
成し、第２の層がドープされた接触層を構成する少なく
とも二つの半導体材料層に支持されている少なくとも一
つのゲートメタライゼーションおよび一つのドレインメ
タライゼーションからなるマイクロ波電界効果トランジ
スタの製造方法であって、ゲートメタライゼーションの
デポジション前の前記の両層におけるゲート凹部と呼ば
れる第１のトレンチのエッチングと、その次の前記メタ
ライゼーションのデポジション後の第２のドレイン凹部
のエッチングとを含む、マイクロ波電界効果トンジスタ
製造方法。 - 【請求項２】 ゲートメタライゼーションが一つもない
トランジスタ上でのSi3N4のような第１の誘電体材料層
のデポジション、第１の開口を規定するための第１の樹
脂層によるゲートの位置でのマスキング、および第２の
開口の誘電体層にエッチングを行う段階と、 第２の樹脂層のデポジション、および誘電体中の第２の
開口の中央に第３の開口を規定するためのマスキングを
行う段階と、 前記二つの半導体材料層において、トランジスタのチャ
ネルに達する深さのゲート凹部と呼ばれるトレンチのエ
ッチングを行う段階と、 Ｔ状またはマッシュルームゲートメタライゼーションの
デポジション、および前記第２の樹脂層と前記第１の誘
電体層との除去を行う段階とSi3N4のような第２の誘電
体材料層および第３の樹脂層のデポジションを行う段階
と、 前記第３の樹脂層に、第１のフランクが前記マッシュル
ームゲートに垂直に配列され且つ第２のフランクが前記
ドレインメタライゼーションの近傍にある第３の開口を
規定するためのマスキングを行う段階と、 第２の誘電体層およびドレイン凹部の第３の開口を通し
た、前記半導体材料層の双方におけるエッチング、およ
び前記第３の樹脂層の分解を行う段階とからなる請求項
１に記載の方法。 - 【請求項３】 ｅ1が前記ゲート凹部の深さであり且つ
ｅ3が前記第２の半導体材料層の厚さである場合、前記
ドレイン凹部の深さｅ2が式ｅ1＞ｅ2＞ｅ3によって規定
される請求項２に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9116377A FR2685819A1 (fr) | 1991-12-31 | 1991-12-31 | Procede de realisation d'un transistor a effet de champ hyperfrequence. |
| FR9116377 | 1991-12-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259190A true JPH05259190A (ja) | 1993-10-08 |
Family
ID=9420698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4347223A Pending JPH05259190A (ja) | 1991-12-31 | 1992-12-25 | マイクロ波電界効果トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0550317A1 (ja) |
| JP (1) | JPH05259190A (ja) |
| FR (1) | FR2685819A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2715505A1 (fr) * | 1994-01-25 | 1995-07-28 | Thomson Csf Semiconducteurs | Transistor de puissance microondes à double creusement, et son procédé de fabrication. |
| JPH08274118A (ja) * | 1995-03-30 | 1996-10-18 | Murata Mfg Co Ltd | 電界効果型半導体装置及びその製造方法 |
| DE10117741B4 (de) * | 2001-04-09 | 2008-05-21 | United Monolithic Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiter-Bauelements mit T-förmigen Kontaktelektrode |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5671980A (en) * | 1979-11-15 | 1981-06-15 | Mitsubishi Electric Corp | Schottky barrier gate type field effect transistor and preparation method thereof |
| JPH023938A (ja) * | 1988-06-20 | 1990-01-09 | Mitsubishi Electric Corp | 電界効果トランジスタ |
-
1991
- 1991-12-31 FR FR9116377A patent/FR2685819A1/fr active Pending
-
1992
- 1992-12-21 EP EP92403488A patent/EP0550317A1/fr not_active Withdrawn
- 1992-12-25 JP JP4347223A patent/JPH05259190A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0550317A1 (fr) | 1993-07-07 |
| FR2685819A1 (fr) | 1993-07-02 |
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