JPH05259910A - Ｄ−ａコンバータ装置及びその較正方法 - Google Patents
Ｄ−ａコンバータ装置及びその較正方法Info
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- JPH05259910A JPH05259910A JP4314064A JP31406492A JPH05259910A JP H05259910 A JPH05259910 A JP H05259910A JP 4314064 A JP4314064 A JP 4314064A JP 31406492 A JP31406492 A JP 31406492A JP H05259910 A JPH05259910 A JP H05259910A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/352—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M3/354—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
- H03M3/356—Offset or drift compensation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 Ｄ−Ａコンバータから直流オフセットを除去
する。 【構成】 デルタ−シグマ変調器（４４）の出力は１ビ
ットＤ−Ａコンバータ（４８）へ入力され、そのアナロ
グ出力がアナログ・ローパス・フィルタ（５０）により
フィルタリングされる。較正時、較正済みのＡ−Ｄコン
バータ（２２）は、マルチプレクサ（５８）を介して０
が入力された状態で、Ｄ−Ａコンバータのアナログ出力
を受ける。Ａ−Ｄコンバータの出力はデルタ−シグマ変
調器及びアナログ・ローパス・フィルタの固有の誤差を
表わすが、これは暫定オフセット・レジスタ（６２）へ
蓄積されついで、オフセット・レジスタ／ラッチ回路
（５６）の内容は、インターポレーションの回路の出力
に加算されてデルタ−シグマ変調器へ入力される。較正
にインターポレーション回路を用いることにより、その
ゲインをレジスタ／ラッチ回路に蓄積された値で補償す
ることができる。
する。 【構成】 デルタ−シグマ変調器（４４）の出力は１ビ
ットＤ−Ａコンバータ（４８）へ入力され、そのアナロ
グ出力がアナログ・ローパス・フィルタ（５０）により
フィルタリングされる。較正時、較正済みのＡ−Ｄコン
バータ（２２）は、マルチプレクサ（５８）を介して０
が入力された状態で、Ｄ−Ａコンバータのアナログ出力
を受ける。Ａ−Ｄコンバータの出力はデルタ−シグマ変
調器及びアナログ・ローパス・フィルタの固有の誤差を
表わすが、これは暫定オフセット・レジスタ（６２）へ
蓄積されついで、オフセット・レジスタ／ラッチ回路
（５６）の内容は、インターポレーションの回路の出力
に加算されてデルタ−シグマ変調器へ入力される。較正
にインターポレーション回路を用いることにより、その
ゲインをレジスタ／ラッチ回路に蓄積された値で補償す
ることができる。
Description
【０００１】
【産業上の利用分野】本発明は一般的にＤ−Ａコンバー
タに関し、さらに詳細にはＤ−Ａコンバータから直流オ
フセットを除去する較正システム及び関連の再構成フィ
ルタに関する。
タに関し、さらに詳細にはＤ−Ａコンバータから直流オ
フセットを除去する較正システム及び関連の再構成フィ
ルタに関する。
【０００２】
【従来の技術】デジタル・オーディオ及び通信の分野で
は、高精度及び高分解能のＤ−Ａコンバータ回路の使用
がシステム性能の改善にとって重要である。高分解能の
Ｄ−Ａコンバータには、従来、バイナリ・ウエイトを持
つトリミング付き回路または多スロープ積分器が用いら
れている。バイナリ・ウエイトを持つ回路では、レーザ
ーによるトリミング、ダイナミック素子のマッチング、
またはＲＯＭによるデジタル法の実施が必要であった。
これは、変換精度がバイナリ・ウエイトを持つ回路の素
子のマッチング許容誤差に大きく依存するためであっ
た。トリミングされていないかかるウエイト付き回路の
精度は普通、１４ビットであるが、トリミングを行った
回路で得られる変換精度は１５ビットよりも高い。多ス
ロープ積分型回路では積分器、サンプル・ホールド回路
及び電流源が必要であり、これらは当然、比較的高精度
で高速のデバイスでなければならない。この技術を用い
る高分解能Ｄ−Ａコンバータは、サンプル電荷及びサン
プル・キャパシタが普通、バイポーラ型トランジスタの
ベース・インピーダンスを介して漏洩するため実現困難
である。
は、高精度及び高分解能のＤ−Ａコンバータ回路の使用
がシステム性能の改善にとって重要である。高分解能の
Ｄ−Ａコンバータには、従来、バイナリ・ウエイトを持
つトリミング付き回路または多スロープ積分器が用いら
れている。バイナリ・ウエイトを持つ回路では、レーザ
ーによるトリミング、ダイナミック素子のマッチング、
またはＲＯＭによるデジタル法の実施が必要であった。
これは、変換精度がバイナリ・ウエイトを持つ回路の素
子のマッチング許容誤差に大きく依存するためであっ
た。トリミングされていないかかるウエイト付き回路の
精度は普通、１４ビットであるが、トリミングを行った
回路で得られる変換精度は１５ビットよりも高い。多ス
ロープ積分型回路では積分器、サンプル・ホールド回路
及び電流源が必要であり、これらは当然、比較的高精度
で高速のデバイスでなければならない。この技術を用い
る高分解能Ｄ−Ａコンバータは、サンプル電荷及びサン
プル・キャパシタが普通、バイポーラ型トランジスタの
ベース・インピーダンスを介して漏洩するため実現困難
である。
【０００３】Ｄ−Ａコンバータの分野で注目されている
もう１つの技術としてオーバ・サンプリングによる変換
がある。この技術はデルタ−シグマ変調器を従来型オー
バ・サンプリング・ノイズ・シェーピング回路及びデジ
タル・フィルタと共に用いる。通常、インターポレーシ
ョン・フィルタを用いてサンプリング・レートを増加さ
せた後、ｆｓ／２（ｆｓは入力サンプリング周波数）か
それより高いすべてのイメージ及び量子化ノイズをフィ
ルタリングにより除去する。デルタ−シグマ変調器はイ
ンターポレーション・フィルタの出力を受けてこのオー
バ・サンプリングされた信号を１ビットのデータ信号流
に変換する。この１ビットの出力がＤ−Ａコンバータを
制御するが、これはただ２つのアナログ・レベルを持つ
にすぎないため固有の直線性を有する。この信号はその
後アナログ・ローパス・フィルタへ入力される。
もう１つの技術としてオーバ・サンプリングによる変換
がある。この技術はデルタ−シグマ変調器を従来型オー
バ・サンプリング・ノイズ・シェーピング回路及びデジ
タル・フィルタと共に用いる。通常、インターポレーシ
ョン・フィルタを用いてサンプリング・レートを増加さ
せた後、ｆｓ／２（ｆｓは入力サンプリング周波数）か
それより高いすべてのイメージ及び量子化ノイズをフィ
ルタリングにより除去する。デルタ−シグマ変調器はイ
ンターポレーション・フィルタの出力を受けてこのオー
バ・サンプリングされた信号を１ビットのデータ信号流
に変換する。この１ビットの出力がＤ−Ａコンバータを
制御するが、これはただ２つのアナログ・レベルを持つ
にすぎないため固有の直線性を有する。この信号はその
後アナログ・ローパス・フィルタへ入力される。
【０００４】高分解能Ｄ−Ａコンバータにオーバ・サン
プリング・ノイズ・シェーピング技術を用いる場合、２
つの問題が生じる。それは直流オフセットと位相直線性
である。インターポレーション・フィルタ、サンプル・
ホールド回路、デルタ−シグマ変調器よりなるＤ−Ａコ
ンバータのデジタル部は実質的に位相直線性を持つよう
に設計可能であり、また直流オフセットを与えることも
できる。しかしながら、Ｄ−Ａコンバータの全システム
のうちのアナログ部、即ちアナログ・ローパス・フィル
タを組み込むと、位相に応答する非直線性に加えてもう
１つのレベルの直流オフセットがシステムに導入され
る。直流オフセットを除去してＤ−Ａコンバータ・シス
テムのアナログ部の応答に位相直線性を得るのは困難で
ある。
プリング・ノイズ・シェーピング技術を用いる場合、２
つの問題が生じる。それは直流オフセットと位相直線性
である。インターポレーション・フィルタ、サンプル・
ホールド回路、デルタ−シグマ変調器よりなるＤ−Ａコ
ンバータのデジタル部は実質的に位相直線性を持つよう
に設計可能であり、また直流オフセットを与えることも
できる。しかしながら、Ｄ−Ａコンバータの全システム
のうちのアナログ部、即ちアナログ・ローパス・フィル
タを組み込むと、位相に応答する非直線性に加えてもう
１つのレベルの直流オフセットがシステムに導入され
る。直流オフセットを除去してＤ−Ａコンバータ・シス
テムのアナログ部の応答に位相直線性を得るのは困難で
ある。
【０００５】デジタル・オーディオのような用途では、
この直流オフセットと位相応答直線性は可聴的であるた
め、望ましい高い音声品質が低下する。この問題に対す
る１つの解決法はＤ−Ａコンバータにオフセット・レジ
スタを設け、オフセット・レジスタの出力をノーマル動
作時デジタル入力に加算してデルタ−シグマ変調器に存
在する種々の非直線性を補償することである。較正制御
回路を作動させてＤ−Ａコンバータを較正モードにし、
逐次比較コントローラと共にオフセット数を発生させ
る。しかしながら、この逐次比較コントローラを構成す
るには多量の回路が必要であり、また較正だけのために
完全に別個のブロックを用いる必要がある。したがっ
て、Ｄ−Ａコンバータを較正するためのさらに効率的な
較正コントローラに対する需要が存在する。
この直流オフセットと位相応答直線性は可聴的であるた
め、望ましい高い音声品質が低下する。この問題に対す
る１つの解決法はＤ−Ａコンバータにオフセット・レジ
スタを設け、オフセット・レジスタの出力をノーマル動
作時デジタル入力に加算してデルタ−シグマ変調器に存
在する種々の非直線性を補償することである。較正制御
回路を作動させてＤ−Ａコンバータを較正モードにし、
逐次比較コントローラと共にオフセット数を発生させ
る。しかしながら、この逐次比較コントローラを構成す
るには多量の回路が必要であり、また較正だけのために
完全に別個のブロックを用いる必要がある。したがっ
て、Ｄ−Ａコンバータを較正するためのさらに効率的な
較正コントローラに対する需要が存在する。
【０００６】本発明は較正システムを一体的に組み込ん
だＤ−Ａコンバータとして実現される。Ｄ−Ａコンバー
タはそのデジタル入力でデジタル入力信号を受け、デジ
タル入力信号のデジタル値に対応するアナログ出力レベ
ルのアナログ出力信号を出力する。デジタル入力におけ
る所与のデジタル入力値に対するオフセット値だけアナ
ログ出力レベルをオフセットさせるオフセット回路を設
ける。較正モードで作動して較正信号の発生に応答して
オフセット値を求める較正回路を設ける。この較正回路
は、出力レベルが所与のアナログ入力レベルに対して較
正されたＡ−Ｄコンバータを含んでいる。このＡ−Ｄコ
ンバータは較正モード時Ｄ−Ａコンバータの出力にその
入力が結合されるように作動可能であり、その出力がオ
フセット値となる。
だＤ−Ａコンバータとして実現される。Ｄ−Ａコンバー
タはそのデジタル入力でデジタル入力信号を受け、デジ
タル入力信号のデジタル値に対応するアナログ出力レベ
ルのアナログ出力信号を出力する。デジタル入力におけ
る所与のデジタル入力値に対するオフセット値だけアナ
ログ出力レベルをオフセットさせるオフセット回路を設
ける。較正モードで作動して較正信号の発生に応答して
オフセット値を求める較正回路を設ける。この較正回路
は、出力レベルが所与のアナログ入力レベルに対して較
正されたＡ−Ｄコンバータを含んでいる。このＡ−Ｄコ
ンバータは較正モード時Ｄ−Ａコンバータの出力にその
入力が結合されるように作動可能であり、その出力がオ
フセット値となる。
【０００７】本発明のもう１つの特徴として、Ｄ−Ａコ
ンバータはデジタル入力信号のサンプリング周波数を増
加させるインターポレーション回路を含む。インターポ
レーション回路の出力はｎビットのデジタル信号流を得
るためｎビット量子化器により処理される。このｎビッ
ト・デジタル信号流はアナログ信号に変換された後、ア
ナログ・ローパス・フィルタによりフィルタリングされ
てアナログ出力信号となる。インターポレーション・フ
ィルタとｎビット量子化器との間に加算点を設ける。オ
フセット・レジスタを設けてその内容を加算点に出力す
ることによりデジタル・パスのその値をオフセットす
る。較正モード時、オフセット値を表わすＡ−Ｄコンバ
ータの出力はインターポレーション回路のゲインに等し
くなるように補償される。これは、インターポレーショ
ン回路の入力をデジタル・パスから切り離してＡ−Ｄコ
ンバータの出力をインターポレーション回路で処理する
ことにより達成する。
ンバータはデジタル入力信号のサンプリング周波数を増
加させるインターポレーション回路を含む。インターポ
レーション回路の出力はｎビットのデジタル信号流を得
るためｎビット量子化器により処理される。このｎビッ
ト・デジタル信号流はアナログ信号に変換された後、ア
ナログ・ローパス・フィルタによりフィルタリングされ
てアナログ出力信号となる。インターポレーション・フ
ィルタとｎビット量子化器との間に加算点を設ける。オ
フセット・レジスタを設けてその内容を加算点に出力す
ることによりデジタル・パスのその値をオフセットす
る。較正モード時、オフセット値を表わすＡ−Ｄコンバ
ータの出力はインターポレーション回路のゲインに等し
くなるように補償される。これは、インターポレーショ
ン回路の入力をデジタル・パスから切り離してＡ−Ｄコ
ンバータの出力をインターポレーション回路で処理する
ことにより達成する。
【０００８】本発明のさらに別の特徴として、Ａ−Ｄコ
ンバータは較正モード及びノーマル・モードのいずれに
おいても作動可能である。ノーマル・モードでは、Ａ−
Ｄコンバータの入力が外部のアナログ入力信号に接続さ
れ、その出力が外部のアナログ入力信号に相当する外部
のデジタル出力信号を与える。
ンバータは較正モード及びノーマル・モードのいずれに
おいても作動可能である。ノーマル・モードでは、Ａ−
Ｄコンバータの入力が外部のアナログ入力信号に接続さ
れ、その出力が外部のアナログ入力信号に相当する外部
のデジタル出力信号を与える。
【０００９】以下、添付図面を参照して本発明を実施例
につき詳細に説明する。
につき詳細に説明する。
【００１０】
【実施例】図１を参照して、較正されたＤ−Ａコンバー
タ１０は、以下において説明するようにオーバ・サンプ
リングされるデジタル・デルタ−シグマ・コンバータ及
びインターポレーション・フィルタを用いる。コンバー
タ１０のデジタル入力は入力バス１４で受けて加算点１
６へ入力される。加算点１６はオフセット・レジスタ１
８の内容をデジタル入力１４のデジタル値から減算する
ように作動する。オフセット・レジスタ１８の内容は較
正ステップ時に求められる。加算点１６の出力はＤ−Ａ
コンバータ１０へ入力されてアナログ値へ変換され、こ
のアナログ値がアナログ出力２０へ出力される。
タ１０は、以下において説明するようにオーバ・サンプ
リングされるデジタル・デルタ−シグマ・コンバータ及
びインターポレーション・フィルタを用いる。コンバー
タ１０のデジタル入力は入力バス１４で受けて加算点１
６へ入力される。加算点１６はオフセット・レジスタ１
８の内容をデジタル入力１４のデジタル値から減算する
ように作動する。オフセット・レジスタ１８の内容は較
正ステップ時に求められる。加算点１６の出力はＤ−Ａ
コンバータ１０へ入力されてアナログ値へ変換され、こ
のアナログ値がアナログ出力２０へ出力される。
【００１１】較正されたＡ−Ｄコンバータは較正用とし
て用いる。このＡ−Ｄコンバータを本発明の好ましい実
施例の回路に組み込む目的は、この回路でＤ−Ａ変換だ
けでなくＡ−Ｄ変換を行なうためである。このＡ−Ｄコ
ンバータは、好ましくは米国特許第４，９４３，８０７
号（発明の名称“Ｄｉｇｉｔａｌｌｙ Ｃａｌｉｂｒａ
ｔｅｄ Ｄｅｌｔａ−Ｓｉｇｍａ Ａｎａｌｏｇ−ｔｏ
−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ”）に記載され
たように較正されたＡ−Ｄコンバータである。この特許
は本明細書の一部を形成するものとして引用する。この
較正されたＡ−Ｄコンバータは、入力に較正マルチプレ
クサ２４を有し、オーバ・サンプリングされたＡ−Ｄコ
ンバータ２２を含む。
て用いる。このＡ−Ｄコンバータを本発明の好ましい実
施例の回路に組み込む目的は、この回路でＤ−Ａ変換だ
けでなくＡ−Ｄ変換を行なうためである。このＡ−Ｄコ
ンバータは、好ましくは米国特許第４，９４３，８０７
号（発明の名称“Ｄｉｇｉｔａｌｌｙ Ｃａｌｉｂｒａ
ｔｅｄ Ｄｅｌｔａ−Ｓｉｇｍａ Ａｎａｌｏｇ−ｔｏ
−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ”）に記載され
たように較正されたＡ−Ｄコンバータである。この特許
は本明細書の一部を形成するものとして引用する。この
較正されたＡ−Ｄコンバータは、入力に較正マルチプレ
クサ２４を有し、オーバ・サンプリングされたＡ−Ｄコ
ンバータ２２を含む。
【００１２】較正マルチプレクサ２４は、この回路のＡ
−Ｄコンバータ部分のノーマル動作のためのアナログ入
力と、Ａ−Ｄコンバータの較正に用いるための較正電圧
とを選択するように作動可能である。さらに、この較正
マルチプレクサ２４はＤ−Ａ変換プロセスの結果として
生じるライン２０上のアナログ出力を受けるように制御
可能である。このＡ−Ｄコンバータ２２はバス２６上に
デジタル出力を出力し、この出力は較正モジュール２８
へ入力される。較正モジュール２８は較正モードにおい
て較正パラメータを発生するために用いられるが、これ
らのパラメータは蓄積された後、Ａ−Ｄコンバータ２２
によるデジタル値出力のオフセットに利用される。較正
モジュール２８の出力は出力マルチプレクサ３０へ入力
され、Ｄ−Ａコンバータ１０の較正時利用される。
−Ｄコンバータ部分のノーマル動作のためのアナログ入
力と、Ａ−Ｄコンバータの較正に用いるための較正電圧
とを選択するように作動可能である。さらに、この較正
マルチプレクサ２４はＤ−Ａ変換プロセスの結果として
生じるライン２０上のアナログ出力を受けるように制御
可能である。このＡ−Ｄコンバータ２２はバス２６上に
デジタル出力を出力し、この出力は較正モジュール２８
へ入力される。較正モジュール２８は較正モードにおい
て較正パラメータを発生するために用いられるが、これ
らのパラメータは蓄積された後、Ａ−Ｄコンバータ２２
によるデジタル値出力のオフセットに利用される。較正
モジュール２８の出力は出力マルチプレクサ３０へ入力
され、Ｄ−Ａコンバータ１０の較正時利用される。
【００１３】Ａ−Ｄ変換プロセスのノーマル動作によ
り、デジタル・バス３２においてデジタル出力が得られ
る。しかしながら、Ｄ−Ａコンバータ１０の較正モード
時では、このマルチプレクサ３０の出力はバス３４によ
り較正制御回路３６へ入力される。較正制御回路はＡ−
Ｄコンバータ２２の較正及びＤ−Ａコンバータ１０の較
正を共に行なうように作動可能である。図示はしない
が、較正制御回路３６は内部のＡ−Ｄコンバータ較正パ
ラメータを発生し、またオフセット・レジスタ１８に蓄
積される値を発生するように作動可能である。この値は
Ｄ−Ａ変換時に用いられる。
り、デジタル・バス３２においてデジタル出力が得られ
る。しかしながら、Ｄ−Ａコンバータ１０の較正モード
時では、このマルチプレクサ３０の出力はバス３４によ
り較正制御回路３６へ入力される。較正制御回路はＡ−
Ｄコンバータ２２の較正及びＤ−Ａコンバータ１０の較
正を共に行なうように作動可能である。図示はしない
が、較正制御回路３６は内部のＡ−Ｄコンバータ較正パ
ラメータを発生し、またオフセット・レジスタ１８に蓄
積される値を発生するように作動可能である。この値は
Ｄ−Ａ変換時に用いられる。
【００１４】動作について説明すると、Ａ−Ｄコンバー
タ２２が一旦較正されると、較正モジュール２８の出力
におけるＡ−Ｄコンバータ２２の出力は、図１に示すよ
うに、Ｄ−Ａコンバータ１０へ入力されるデジタル値が
０であればＤ−Ａコンバータ１０に存在する実際の誤差
を表わす。これが較正ステップである。このモードで
は、オフセット・レジスタ１８及び加算点１６はバイパ
スされるため、デジタル値０がＤ−Ａコンバータ１０へ
直接入力される。次いで、較正マルチプレクサ２４は、
Ｄ−Ａコンバータ１０の出力をサンプリングし、較正さ
れたＡ−Ｄコンバータへ入力し、この情報を較正制御回
路３６へ送ってオフセット・レジスタ１８へ蓄積される
ように制御される。その後、ノーマル動作時において、
オフセット・レジスタ１８の内容を用いることによりＤ
−Ａコンバータ１０に固有に存在する誤差が補償され
る。較正モード時、Ａ−Ｄコンバータ２２の出力は、Ａ
−Ｄコンバータ２２及びＤ−Ａコンバータ１０のアナロ
グ信号レンジと分解能が実質的に同じであればＤ−Ａコ
ンバータ１０のオフセットを直接表わす。
タ２２が一旦較正されると、較正モジュール２８の出力
におけるＡ−Ｄコンバータ２２の出力は、図１に示すよ
うに、Ｄ−Ａコンバータ１０へ入力されるデジタル値が
０であればＤ−Ａコンバータ１０に存在する実際の誤差
を表わす。これが較正ステップである。このモードで
は、オフセット・レジスタ１８及び加算点１６はバイパ
スされるため、デジタル値０がＤ−Ａコンバータ１０へ
直接入力される。次いで、較正マルチプレクサ２４は、
Ｄ−Ａコンバータ１０の出力をサンプリングし、較正さ
れたＡ−Ｄコンバータへ入力し、この情報を較正制御回
路３６へ送ってオフセット・レジスタ１８へ蓄積される
ように制御される。その後、ノーマル動作時において、
オフセット・レジスタ１８の内容を用いることによりＤ
−Ａコンバータ１０に固有に存在する誤差が補償され
る。較正モード時、Ａ−Ｄコンバータ２２の出力は、Ａ
−Ｄコンバータ２２及びＤ−Ａコンバータ１０のアナロ
グ信号レンジと分解能が実質的に同じであればＤ−Ａコ
ンバータ１０のオフセットを直接表わす。
【００１５】図２は、較正システムの好ましい実施例を
示すさらに詳細なブロック図である。Ｄ−Ａコンバータ
１０はインターポレーション・フィルタを含むインター
ポレーション回路４０より成る。このインターポレーシ
ョン・フィルタは有限長インパルス応答フィルタ（ＦＩ
Ｒ）であって、所定セットのＦＩＲフィルタ係数を有す
る。これらの係数はメモリー４２に蓄積されている。通
常、インターポレーション回路４０の出力はデルタ−シ
グマ・デジタル変調器４４へ入力され、このインターポ
レーション回路４０及びデルタ−シグマ変調器４４がマ
ルチビットのデジタル入力ワードを１ビットのデジタル
信号流へ変換可能なデジタル部を形成する。この出力は
１ビットのデジタル信号流をアナログ値へ変換する１ビ
ットＤ−Ａコンバータ４８へ入力される。次いで、この
アナログ値がアナログ出力２０を与えるアナログ・ロー
パス・フィルタ５０へ入力される。
示すさらに詳細なブロック図である。Ｄ−Ａコンバータ
１０はインターポレーション・フィルタを含むインター
ポレーション回路４０より成る。このインターポレーシ
ョン・フィルタは有限長インパルス応答フィルタ（ＦＩ
Ｒ）であって、所定セットのＦＩＲフィルタ係数を有す
る。これらの係数はメモリー４２に蓄積されている。通
常、インターポレーション回路４０の出力はデルタ−シ
グマ・デジタル変調器４４へ入力され、このインターポ
レーション回路４０及びデルタ−シグマ変調器４４がマ
ルチビットのデジタル入力ワードを１ビットのデジタル
信号流へ変換可能なデジタル部を形成する。この出力は
１ビットのデジタル信号流をアナログ値へ変換する１ビ
ットＤ−Ａコンバータ４８へ入力される。次いで、この
アナログ値がアナログ出力２０を与えるアナログ・ロー
パス・フィルタ５０へ入力される。
【００１６】デルタ−シグマ・デジタル変調器を示した
が、任意のタイプの１ビットまたはマルチビット量子化
器を用いて１ビット・デジタル信号流への変換を行なう
ことが可能である。デルタ−シグマ変調器４４を用いる
理由は、低レベルの性能がよく、微分非直線性が良好な
ためである。インターポレーション回路４０及びデルタ
−シグマ変調器４４の一般的な動作は、例えば、IEEE J
ournal ofSolid-StateCircuits, Vol.24, No.4, August
1989に掲載されたYasuyuki Matsuya, Kuniharu Uchiya
ma, Atsushi Awaiti and Takayo Kaneko 著の論文”A 1
7-Bit Oversampling D-to-A Conversion Technology Us
ing Multi-Stage Noise Shaping”及びIEEE Journal of
Solid-State Circuits, Vol.SC-22, No.3, June 19 87
に掲載されたP.J. Naus, E.C. Dijkmans, E.F. Stikvoo
rt, A.J. McKnight, D.J. Holland, and W. Bradinal
著の”A CMOS Stereo 16-Bit D/A Converter For Digit
alAudio”に記載されているように当該技術分野におい
て公知である。
が、任意のタイプの１ビットまたはマルチビット量子化
器を用いて１ビット・デジタル信号流への変換を行なう
ことが可能である。デルタ−シグマ変調器４４を用いる
理由は、低レベルの性能がよく、微分非直線性が良好な
ためである。インターポレーション回路４０及びデルタ
−シグマ変調器４４の一般的な動作は、例えば、IEEE J
ournal ofSolid-StateCircuits, Vol.24, No.4, August
1989に掲載されたYasuyuki Matsuya, Kuniharu Uchiya
ma, Atsushi Awaiti and Takayo Kaneko 著の論文”A 1
7-Bit Oversampling D-to-A Conversion Technology Us
ing Multi-Stage Noise Shaping”及びIEEE Journal of
Solid-State Circuits, Vol.SC-22, No.3, June 19 87
に掲載されたP.J. Naus, E.C. Dijkmans, E.F. Stikvoo
rt, A.J. McKnight, D.J. Holland, and W. Bradinal
著の”A CMOS Stereo 16-Bit D/A Converter For Digit
alAudio”に記載されているように当該技術分野におい
て公知である。
【００１７】インターポレーション回路４０の出力は、
１つの出力が加算点５４の入力に接続された較正オフセ
ット・マルチプレクサ５２へ入力される。加算点のもう
１つの入力はオフセット・レジスタ／ラッチ５６の出力
に接続してあり、このオフセット・レジスタ／ラッチ５
６はオフセット値を蓄積するよう作動可能である。加算
点５４の出力は較正基準マルチプレクサ５８へ入力され
る。このマルチプレクサの出力はデルタ−シグマ変調器
４４の入力に接続してある。
１つの出力が加算点５４の入力に接続された較正オフセ
ット・マルチプレクサ５２へ入力される。加算点のもう
１つの入力はオフセット・レジスタ／ラッチ５６の出力
に接続してあり、このオフセット・レジスタ／ラッチ５
６はオフセット値を蓄積するよう作動可能である。加算
点５４の出力は較正基準マルチプレクサ５８へ入力され
る。このマルチプレクサの出力はデルタ−シグマ変調器
４４の入力に接続してある。
【００１８】較正基準マルチプレクサ５８のもう１つの
入力は較正に用いるデジタル値０へ接続してある。較正
基準マルチプレクサ５８は、デルタ−シグマ・コンバー
タ４４へ確実に真の０値を入力させるために設けてあ
る。しかしながら、これは本発明の動作を説明するため
に図示したただ１つの例に過ぎない。好ましい例では、
０のデジタル・ワードがインターポレーション回路４０
へ直接入力され、オフセット・レジスタ／ラッチ５６の
内容が０になる。いずれの方法でも同様な結果、即ちＤ
−Ａコンバータ１０のオフセット誤差を表わすアナログ
出力を得ることができる。
入力は較正に用いるデジタル値０へ接続してある。較正
基準マルチプレクサ５８は、デルタ−シグマ・コンバー
タ４４へ確実に真の０値を入力させるために設けてあ
る。しかしながら、これは本発明の動作を説明するため
に図示したただ１つの例に過ぎない。好ましい例では、
０のデジタル・ワードがインターポレーション回路４０
へ直接入力され、オフセット・レジスタ／ラッチ５６の
内容が０になる。いずれの方法でも同様な結果、即ちＤ
−Ａコンバータ１０のオフセット誤差を表わすアナログ
出力を得ることができる。
【００１９】インターポレーション回路４０の入力は較
正入力マルチプレクサ６０の出力に接続してあるが、こ
のマルチプレクサは較正のため暫定オフセット・レジス
タ６２から１つの入力を受ける。もう１つの入力はノー
マル動作のためデジタル入力に接続してある。これにつ
いては以下においてさらに詳しく説明する。
正入力マルチプレクサ６０の出力に接続してあるが、こ
のマルチプレクサは較正のため暫定オフセット・レジス
タ６２から１つの入力を受ける。もう１つの入力はノー
マル動作のためデジタル入力に接続してある。これにつ
いては以下においてさらに詳しく説明する。
【００２０】Ａ−Ｄコンバータ２２は、アナログ・デル
タ−シグマ変調器６４とデジタル・フィルタ６６を含
む。較正マルチプレクサ２４の出力はアナログ・デルタ
−シグマ変調器６４へ入力され、その出力はデジタル・
フィルタにより処理される較正モジュール２８へ入力さ
れるアナログ出力となる。Ａ−Ｄコンバータ２２の較正
時、Ａ−Ｄ変換制御回路６８は値０のアナログ電圧を入
力するよう較正マルチプレクサ２４を制御し、較正モジ
ュール２８と共に蓄積デバイス７０に蓄積するＡ−Ｄ変
換較正パラメータを発生する。ノーマル動作時、Ａ−Ｄ
変換制御回路６８はこれらの較正パラメータを用いて較
正モジュール２８を制御しこれによりＡ−Ｄコンバータ
２２の出力でオフセットが得られるようにする。
タ−シグマ変調器６４とデジタル・フィルタ６６を含
む。較正マルチプレクサ２４の出力はアナログ・デルタ
−シグマ変調器６４へ入力され、その出力はデジタル・
フィルタにより処理される較正モジュール２８へ入力さ
れるアナログ出力となる。Ａ−Ｄコンバータ２２の較正
時、Ａ−Ｄ変換制御回路６８は値０のアナログ電圧を入
力するよう較正マルチプレクサ２４を制御し、較正モジ
ュール２８と共に蓄積デバイス７０に蓄積するＡ−Ｄ変
換較正パラメータを発生する。ノーマル動作時、Ａ−Ｄ
変換制御回路６８はこれらの較正パラメータを用いて較
正モジュール２８を制御しこれによりＡ−Ｄコンバータ
２２の出力でオフセットが得られるようにする。
【００２１】Ｄ−Ａ変換部を較正する前に、まずＡ−Ｄ
変換較正パラメータを求める必要がある。予めこれらの
パラメータを求めていない場合、まずＡ−Ｄ変換較正パ
ラメータを求めるようにＡ−Ｄ変換制御回路６８の動作
を制御するため、システム較正制御回路７６が設けられ
ている。システムによりＡ−Ｄ変換が較正されたもので
あると判定されると、次のステップは以下においてさら
に詳細に説明するようにＤ−Ａ変換の較正である。
変換較正パラメータを求める必要がある。予めこれらの
パラメータを求めていない場合、まずＡ−Ｄ変換較正パ
ラメータを求めるようにＡ−Ｄ変換制御回路６８の動作
を制御するため、システム較正制御回路７６が設けられ
ている。システムによりＡ−Ｄ変換が較正されたもので
あると判定されると、次のステップは以下においてさら
に詳細に説明するようにＤ−Ａ変換の較正である。
【００２２】インターポレーション回路４０は、インタ
ーポレーション・フィルタを持つような構成が普通であ
る。インターポレーション・フィルタは、関連の係数を
メモリー４２へ蓄積した有限長インパルス応答（ＦＩ
Ｒ）フィルタであるのが好ましい。好ましい実施例のイ
ンターポレーション回路４０は、複数タップを有する１
つのインターポレーション・フィルタ段を持つような構
成である。本発明の好ましい実施例ではＦＩＲフィルタ
を用いるが、無限長インパルス応答（ＩＩＲ）フィルタ
を用いてもよい。インターポレーション回路４０への入
力は１６ビットであり、これはインターポレーション回
路の内部において２４ビットへ拡張される。インターポ
レーション回路４０は、まずデジタル入力信号列のサン
プル間に０を介在させ、次いで画定された通過帯域応答
でイメージをフィルタリングにより除去するように作動
可能である。
ーポレーション・フィルタを持つような構成が普通であ
る。インターポレーション・フィルタは、関連の係数を
メモリー４２へ蓄積した有限長インパルス応答（ＦＩ
Ｒ）フィルタであるのが好ましい。好ましい実施例のイ
ンターポレーション回路４０は、複数タップを有する１
つのインターポレーション・フィルタ段を持つような構
成である。本発明の好ましい実施例ではＦＩＲフィルタ
を用いるが、無限長インパルス応答（ＩＩＲ）フィルタ
を用いてもよい。インターポレーション回路４０への入
力は１６ビットであり、これはインターポレーション回
路の内部において２４ビットへ拡張される。インターポ
レーション回路４０は、まずデジタル入力信号列のサン
プル間に０を介在させ、次いで画定された通過帯域応答
でイメージをフィルタリングにより除去するように作動
可能である。
【００２３】０を介在させると周波数軸がリスケーリン
グされるに過ぎないが、このリスケーリングされた周波
数領域に含まれる元の低周波数信号のイメージがＦＩＲ
フィルタにより実行されるデジタル・ローパス・フィル
タリング・ステップにより除去される。その結果、入力
サンプリング・レートより所定の比率だけ早いレートの
サンプル信号列がインターポレーション出力で得られ
る。インターポレーションの一般的なプロセスは、Pro
c. of the IEEE, Vol. 69, pp. 300-331, March 19, 19
81 に掲載されたR.E. Crochiere and L.R. Rabiner 著
の”Interpolationand Decimation of Digital Signal
s: A Tutorial Review”及びPrentice Hall,Englewood
Cliffs, 1989 のA.B. Oppenheim and R.W. Schafer
著”Discrete-Time Signal Processing ”に記載されて
いる。これらの文献は共に本明細書の一部を形成するも
のとして引用する。
グされるに過ぎないが、このリスケーリングされた周波
数領域に含まれる元の低周波数信号のイメージがＦＩＲ
フィルタにより実行されるデジタル・ローパス・フィル
タリング・ステップにより除去される。その結果、入力
サンプリング・レートより所定の比率だけ早いレートの
サンプル信号列がインターポレーション出力で得られ
る。インターポレーションの一般的なプロセスは、Pro
c. of the IEEE, Vol. 69, pp. 300-331, March 19, 19
81 に掲載されたR.E. Crochiere and L.R. Rabiner 著
の”Interpolationand Decimation of Digital Signal
s: A Tutorial Review”及びPrentice Hall,Englewood
Cliffs, 1989 のA.B. Oppenheim and R.W. Schafer
著”Discrete-Time Signal Processing ”に記載されて
いる。これらの文献は共に本明細書の一部を形成するも
のとして引用する。
【００２４】インターポレーション回路４０のＦＩＲフ
ィルタは本質的に論理演算装置（ＡＬＵ）であるデジタ
ル信号処理ユニット（ＤＳＰ）により実現するが、その
入力はフィルタ作用を実現するに必要な計算を行なうた
めに多重化してある。通常、デジタル・フィルタは所定
のシーケンスで実行しなければならない一連の掛け算及
び加算／減算ステップを行なう。そのため、デジタル入
力値がメモリー４２に蓄積された係数にしたがってイン
ターポレーション回路４０のＦＩＲフィルタ部分により
処理される。これにより、較正オフセット・マルチプレ
クサ５２へ出力するためのフィルタリング及びインター
ポレーション機能が得られる。
ィルタは本質的に論理演算装置（ＡＬＵ）であるデジタ
ル信号処理ユニット（ＤＳＰ）により実現するが、その
入力はフィルタ作用を実現するに必要な計算を行なうた
めに多重化してある。通常、デジタル・フィルタは所定
のシーケンスで実行しなければならない一連の掛け算及
び加算／減算ステップを行なう。そのため、デジタル入
力値がメモリー４２に蓄積された係数にしたがってイン
ターポレーション回路４０のＦＩＲフィルタ部分により
処理される。これにより、較正オフセット・マルチプレ
クサ５２へ出力するためのフィルタリング及びインター
ポレーション機能が得られる。
【００２５】通常、デルタ−シグマ変調器は複数の積分
段を含み、第１段はデジタル入力ワードをフィードバッ
ク・ワードへ加えるように作動可能な加算点の出力を受
ける。各積分段の出力は関連のスケーリング係数を有す
るフィードフォワード・パスへ入力される。フィードフ
ォワード・パスの出力はそれぞれ加算されて量子化回路
へ入力され、その出力が量子化されて、Ｄ−Ａコンバー
タ４８へ入力される１ビットのデジタル・データ流とな
る。この１ビットのデジタル・データ流はまた加算点へ
入力される２つのフィードバック・ワードの一方を選択
するために用いられる。
段を含み、第１段はデジタル入力ワードをフィードバッ
ク・ワードへ加えるように作動可能な加算点の出力を受
ける。各積分段の出力は関連のスケーリング係数を有す
るフィードフォワード・パスへ入力される。フィードフ
ォワード・パスの出力はそれぞれ加算されて量子化回路
へ入力され、その出力が量子化されて、Ｄ−Ａコンバー
タ４８へ入力される１ビットのデジタル・データ流とな
る。この１ビットのデジタル・データ流はまた加算点へ
入力される２つのフィードバック・ワードの一方を選択
するために用いられる。
【００２６】アナログ・ローパス・フィルタ部分５０は
スイッチト・キャパシタによる３次バターワース・ロー
パス・フィルタを含む。このフィルタ５０の出力がアナ
ログ出力２０を形成する。このフィルタの後に、補償さ
れない連続時間２次バターワース・ローパス・フィルタ
が設けられるが、この段は本発明の補償方法に組み込む
ことができる。
スイッチト・キャパシタによる３次バターワース・ロー
パス・フィルタを含む。このフィルタ５０の出力がアナ
ログ出力２０を形成する。このフィルタの後に、補償さ
れない連続時間２次バターワース・ローパス・フィルタ
が設けられるが、この段は本発明の補償方法に組み込む
ことができる。
【００２７】アナログ出力２０には帯域外のノイズが多
少存在するため、Ａ−Ｄコンバータ２２が較正モード時
さらにフィルタリングを行なう。このフィルタリングは
Ａ−Ｄコンバータ２２のデジタル・フィルタ６６により
得られるが、これはデルタ−シグマ・アナログ変調器を
用いるＡ−Ｄコンバータの固有の一部である。逐次比較
型Ａ−Ｄコンバータのような別のタイプのＡ−Ｄコンバ
ータを用いる場合、Ｄ−Ａコンバータ１０のオフセット
の大きさを正確に求めるためにはデジタルまたはアナロ
グ領域においてさらにフィルタリングを行なう必要があ
ろう。
少存在するため、Ａ−Ｄコンバータ２２が較正モード時
さらにフィルタリングを行なう。このフィルタリングは
Ａ−Ｄコンバータ２２のデジタル・フィルタ６６により
得られるが、これはデルタ−シグマ・アナログ変調器を
用いるＡ−Ｄコンバータの固有の一部である。逐次比較
型Ａ−Ｄコンバータのような別のタイプのＡ−Ｄコンバ
ータを用いる場合、Ｄ−Ａコンバータ１０のオフセット
の大きさを正確に求めるためにはデジタルまたはアナロ
グ領域においてさらにフィルタリングを行なう必要があ
ろう。
【００２８】Ｄ−Ａコンバータ部分の較正時、そしてＡ
−Ｄコンバータを較正した後、システム較正制御回路７
６は較正制御（ＣＡＬ）信号を受信する。この較正制御
信号はリセット動作または或るタイプのオーバ・フロー
動作の結果として内部で発生させるか、若しくは外部信
号である場合がある。この信号を受けると、システム較
正制御回路７６がまずＡ−Ｄコンバータ部分の較正を行
なった後、システムがＤ−Ａコンバータを較正するモー
ドをエンターする。このモードでは、デジタル・デルタ
−シグマ変調器４４への入力が加算点５４から切り離さ
れ、デジタル・ワード０が入力される。これにより０値
でのテストが保証される。
−Ｄコンバータを較正した後、システム較正制御回路７
６は較正制御（ＣＡＬ）信号を受信する。この較正制御
信号はリセット動作または或るタイプのオーバ・フロー
動作の結果として内部で発生させるか、若しくは外部信
号である場合がある。この信号を受けると、システム較
正制御回路７６がまずＡ−Ｄコンバータ部分の較正を行
なった後、システムがＤ−Ａコンバータを較正するモー
ドをエンターする。このモードでは、デジタル・デルタ
−シグマ変調器４４への入力が加算点５４から切り離さ
れ、デジタル・ワード０が入力される。これにより０値
でのテストが保証される。
【００２９】較正マルチプレクサ２４は、アナログ・ロ
ーパス・フィルタ部分５０のアナログ出力をＡ−Ｄコン
バータ２２へ入力するため選択する。デルタ−シグマ変
調器４４への入力は０値のワードであるため、較正モジ
ュール２８の出力はデルタ−シグマ変調器、そしてＤ−
Ａコンバータ４８とアナログ・ローパス・フィルタ部分
５０のような後続回路の誤差をデジタル値で表わす。そ
してこのデジタル値が暫定オフセット・レジスタ６２へ
蓄積される。
ーパス・フィルタ部分５０のアナログ出力をＡ−Ｄコン
バータ２２へ入力するため選択する。デルタ−シグマ変
調器４４への入力は０値のワードであるため、較正モジ
ュール２８の出力はデルタ−シグマ変調器、そしてＤ−
Ａコンバータ４８とアナログ・ローパス・フィルタ部分
５０のような後続回路の誤差をデジタル値で表わす。そ
してこのデジタル値が暫定オフセット・レジスタ６２へ
蓄積される。
【００３０】図１に関連して説明したように、レジスタ
６２に蓄積される値はオフセットを表わし、全体として
所望の動作を実行するため入力に加算することができ
る。しかしながら、他のファクタを考慮する必要があ
る。例えば、オフセット値と入力値の加算をそのデータ
をインターポレーション回路４０へ入力する前に行なう
場合、加算の結果としてもう１ビットのデータを入力デ
ータに加える必要がある。インターポレーション・フィ
ルタはその入力に、回路のうち最高速度を有し最も複雑
な部分を位置させる必要がある。入力へ１ビットを加え
ることにより、さらに複雑な回路を用いる必要が生じ
る。したがって、加算ステッップをインターポレーショ
ン・フィルタリング・ステップの後にするのがさらに望
ましい。しかしながら、この場合、インターポレーショ
ン・フィルタ部分のゲインが１にならないだろうという
問題が生じる。
６２に蓄積される値はオフセットを表わし、全体として
所望の動作を実行するため入力に加算することができ
る。しかしながら、他のファクタを考慮する必要があ
る。例えば、オフセット値と入力値の加算をそのデータ
をインターポレーション回路４０へ入力する前に行なう
場合、加算の結果としてもう１ビットのデータを入力デ
ータに加える必要がある。インターポレーション・フィ
ルタはその入力に、回路のうち最高速度を有し最も複雑
な部分を位置させる必要がある。入力へ１ビットを加え
ることにより、さらに複雑な回路を用いる必要が生じ
る。したがって、加算ステッップをインターポレーショ
ン・フィルタリング・ステップの後にするのがさらに望
ましい。しかしながら、この場合、インターポレーショ
ン・フィルタ部分のゲインが１にならないだろうという
問題が生じる。
【００３１】好ましい実施例のインターポレーション・
フィルタ部分のゲインは１ではない。その結果、あるゲ
イン係数を暫定レジスタ６２の内容と掛け算する必要が
ある。これは、掛け算回路により、ゲイン係数を求めた
後その係数をオフセット値に掛け合わせることにより行
なうことが可能である。しかしながら、好ましい実施例
では、インターポレーション回路を用いてオフセット値
が求められるようにアーキテクチュアが作られている。
フィルタ部分のゲインは１ではない。その結果、あるゲ
イン係数を暫定レジスタ６２の内容と掛け算する必要が
ある。これは、掛け算回路により、ゲイン係数を求めた
後その係数をオフセット値に掛け合わせることにより行
なうことが可能である。しかしながら、好ましい実施例
では、インターポレーション回路を用いてオフセット値
が求められるようにアーキテクチュアが作られている。
【００３２】図３は、インターポレーション回路４０と
その周りのデータ・バスを詳細に示すが、較正基準マル
チプレクサ５８とＦＩＲフィルタ係数メモリー４２は図
示していない。好ましい実施例において、暫定オフセッ
ト・レジスタ６２に蓄積されるデータは１６ビット・ワ
ードであり、これはシフト動作によりシリアル・ライン
８２を介して較正入力マルチプレクサ６０へ入力され
る。このデジタル入力ワードはまた１６ビット・ワード
であり、シリアル・ライン８４により較正入力マルチプ
レクサ６０へ入力される。較正入力マルチプレクサ６０
の出力はインターポレーション回路４０へ入力されるシ
リアル・ライン８６である。
その周りのデータ・バスを詳細に示すが、較正基準マル
チプレクサ５８とＦＩＲフィルタ係数メモリー４２は図
示していない。好ましい実施例において、暫定オフセッ
ト・レジスタ６２に蓄積されるデータは１６ビット・ワ
ードであり、これはシフト動作によりシリアル・ライン
８２を介して較正入力マルチプレクサ６０へ入力され
る。このデジタル入力ワードはまた１６ビット・ワード
であり、シリアル・ライン８４により較正入力マルチプ
レクサ６０へ入力される。較正入力マルチプレクサ６０
の出力はインターポレーション回路４０へ入力されるシ
リアル・ライン８６である。
【００３３】前述したように、インターポレーション回
路４０はバス８６にさらに多数のビットを収容するとし
たらさらに複雑になるであろう。通常、インターポレー
ション回路４０はフィルタリング時２３ビットのデータ
を発生する。インターポレーション動作の後、ビットの
数は切り捨てられて１８ビットとなる。この切り捨て
は、主として出力デジタル・ワードの分解能を実際的な
値に減少させ、その後処理されるビットの全体数を減少
させるように設計してある。これは較正オフセット・マ
ルチプレクサ５２への１８ビットへのデータ・バス８８
に出力される。
路４０はバス８６にさらに多数のビットを収容するとし
たらさらに複雑になるであろう。通常、インターポレー
ション回路４０はフィルタリング時２３ビットのデータ
を発生する。インターポレーション動作の後、ビットの
数は切り捨てられて１８ビットとなる。この切り捨て
は、主として出力デジタル・ワードの分解能を実際的な
値に減少させ、その後処理されるビットの全体数を減少
させるように設計してある。これは較正オフセット・マ
ルチプレクサ５２への１８ビットへのデータ・バス８８
に出力される。
【００３４】較正オフセット・マルチプレクサ５２の出
力の１つは１８ビット・データ・バス９０を介してレジ
スタ／ラッチ５６の入力へ、また１８ビットのデータバ
ス９２を介して加算点５４のもう１つの入力へ接続して
ある。好ましい実施例では、このレジスタ／ラッチ５６
は出力が２０ビットとなるように２０ビットを含む。し
たがって、加算点５４の出力は２１ビットのデータ・バ
ス９４であり、加算動作にさらに１つのビットが必要で
ある。これはデジタル・デルタ−シグマ変調器４４へ入
力される。したがって、加算動作によるさらに別のビッ
トはインターポレーション回路４０でなくてデジタル・
デルタ−シグマコンバータ４４により収容されることが
分かる。
力の１つは１８ビット・データ・バス９０を介してレジ
スタ／ラッチ５６の入力へ、また１８ビットのデータバ
ス９２を介して加算点５４のもう１つの入力へ接続して
ある。好ましい実施例では、このレジスタ／ラッチ５６
は出力が２０ビットとなるように２０ビットを含む。し
たがって、加算点５４の出力は２１ビットのデータ・バ
ス９４であり、加算動作にさらに１つのビットが必要で
ある。これはデジタル・デルタ−シグマ変調器４４へ入
力される。したがって、加算動作によるさらに別のビッ
トはインターポレーション回路４０でなくてデジタル・
デルタ−シグマコンバータ４４により収容されることが
分かる。
【００３５】再び図２を参照して、デジタル較正動作を
説明する。上述したように、第１のステップにおいてＤ
−Ａコンバータ１０全体のオフセットを求めるが、誤差
の大部分は１ビットＤ−Ａコンバータ４８とアナログ・
ローパス・フィルタ５０の動作に原因がある。しかしな
がら、加算点５４がインターポレーション回路４０の後
にあるため、インターポレーション回路４０のゲインに
つき何等かの補償を行なう必要がある。これは、暫定オ
フセット・レジスタ６２の内容を求めた後それを較正入
力マルチプレクサ６０を介してインターポレーション回
路４０の入力へ入力することにより行なう。そして、較
正オフセット・マルチプレクサ５２がインターポレーシ
ョン回路４０からのインターポレーション（補間）され
た出力を得てそれをオフセット・レジスタ／ラッチ５６
へ入力し、この情報がそこにラッチされる。レジスタ／
ラッチ５６に蓄積されたデジタル値はインターポレーシ
ョン回路４０の任意のゲイン変動によるものである。
説明する。上述したように、第１のステップにおいてＤ
−Ａコンバータ１０全体のオフセットを求めるが、誤差
の大部分は１ビットＤ−Ａコンバータ４８とアナログ・
ローパス・フィルタ５０の動作に原因がある。しかしな
がら、加算点５４がインターポレーション回路４０の後
にあるため、インターポレーション回路４０のゲインに
つき何等かの補償を行なう必要がある。これは、暫定オ
フセット・レジスタ６２の内容を求めた後それを較正入
力マルチプレクサ６０を介してインターポレーション回
路４０の入力へ入力することにより行なう。そして、較
正オフセット・マルチプレクサ５２がインターポレーシ
ョン回路４０からのインターポレーション（補間）され
た出力を得てそれをオフセット・レジスタ／ラッチ５６
へ入力し、この情報がそこにラッチされる。レジスタ／
ラッチ５６に蓄積されたデジタル値はインターポレーシ
ョン回路４０の任意のゲイン変動によるものである。
【００３６】レジスタ／ラッチ５６の内容を求めた後、
較正入力マルチプレクサ６０はノーマル・モードへ戻
り、較正オフセット・マルチプレクサ５２がそのノーマ
ル・モードへ戻る。アナログ出力２０は差分出力であ
り、変調器６４への入力は差分入力である。アナログ出
力２０の正の出力は、較正動作時データ・パスの反転を
行なうためアナログ変調器６４の負の入力に接続されて
いる。この反転の目的は、減算動作が２の補数を求める
必要があるためレジスタ／ラッチ５６の内容が減算でな
く加算可能であるようにすることである。
較正入力マルチプレクサ６０はノーマル・モードへ戻
り、較正オフセット・マルチプレクサ５２がそのノーマ
ル・モードへ戻る。アナログ出力２０は差分出力であ
り、変調器６４への入力は差分入力である。アナログ出
力２０の正の出力は、較正動作時データ・パスの反転を
行なうためアナログ変調器６４の負の入力に接続されて
いる。この反転の目的は、減算動作が２の補数を求める
必要があるためレジスタ／ラッチ５６の内容が減算でな
く加算可能であるようにすることである。
【００３７】図４は、Ｄ−Ａ変換部分の較正手順の全体
を表わすフローチャートである。この手順はスタート・
ブロック９６で開始され、ファンクション・ブロック１
００へ入力されてＡ−Ｄ変換較正動作を行なう。次い
で、プログラムはブロック１００からブロック１０２の
入力へ流れ、デジタル較正基準をデルタ−シグマ変調器
４４へ入力する。
を表わすフローチャートである。この手順はスタート・
ブロック９６で開始され、ファンクション・ブロック１
００へ入力されてＡ−Ｄ変換較正動作を行なう。次い
で、プログラムはブロック１００からブロック１０２の
入力へ流れ、デジタル較正基準をデルタ−シグマ変調器
４４へ入力する。
【００３８】デジタル値（これはゼロである）を較正基
準マルチプレクサ５８へ入力した後、暫定オフセットが
ファンクション・ブロック１０４で示すように発生され
てオフセット・レジスタ６２へ蓄積される。暫定オフセ
ット・レジスタの内容はファンクション・ブロック１０
６で示すようにインターポレーション回路４０へ入力さ
れ、次いで、ファンクション・ブロック１０８で示すよ
うにその出力がオフセット・レジスタ／ラッチ５６にオ
フセットとして蓄積される。そして、ファンクション・
ブロック１１０で示すようにシステムがノーマル・モー
ドへ戻る。
準マルチプレクサ５８へ入力した後、暫定オフセットが
ファンクション・ブロック１０４で示すように発生され
てオフセット・レジスタ６２へ蓄積される。暫定オフセ
ット・レジスタの内容はファンクション・ブロック１０
６で示すようにインターポレーション回路４０へ入力さ
れ、次いで、ファンクション・ブロック１０８で示すよ
うにその出力がオフセット・レジスタ／ラッチ５６にオ
フセットとして蓄積される。そして、ファンクション・
ブロック１１０で示すようにシステムがノーマル・モー
ドへ戻る。
【００３９】要約すると、以上において、オーバー・サ
ンプリングしたデジタル・デルタ−シグマ変換部分を用
いてＤ−Ａコンバータを較正する方法及び装置を示し
た。較正したＡ−Ｄコンバータを較正に用いて、最初に
ゼロ値をＤ−Ａコンバータへ入力し、次いでＡ−Ｄコン
バータより出力される内容をオフセット・レジスタへ蓄
積することにより誤差を求める。Ａ−Ｄコンバータ変換
動作は較正されるから、これはＤ−Ａコンバータのデジ
タル値としての実際の誤差を表わす。インターポレーシ
ョン・フィルタ部分の後でオフセットをＤ−Ａコンバー
タで加算し、較正時、インターポレーション・フィルタ
部分のゲイン変動をインターポレーション・フィルタ部
分を較正手順に組み込むことにより補償する。
ンプリングしたデジタル・デルタ−シグマ変換部分を用
いてＤ−Ａコンバータを較正する方法及び装置を示し
た。較正したＡ−Ｄコンバータを較正に用いて、最初に
ゼロ値をＤ−Ａコンバータへ入力し、次いでＡ−Ｄコン
バータより出力される内容をオフセット・レジスタへ蓄
積することにより誤差を求める。Ａ−Ｄコンバータ変換
動作は較正されるから、これはＤ−Ａコンバータのデジ
タル値としての実際の誤差を表わす。インターポレーシ
ョン・フィルタ部分の後でオフセットをＤ−Ａコンバー
タで加算し、較正時、インターポレーション・フィルタ
部分のゲイン変動をインターポレーション・フィルタ部
分を較正手順に組み込むことにより補償する。
【図１】図１は、本発明のＤ−Ａコンバータの単純なブ
ロック図である。
ロック図である。
【図２】図２は、Ｄ−Ａコンバータと較正に用いる較正
されたＡ−Ｄコンバータとを示す詳細なブロック図であ
る。
されたＡ−Ｄコンバータとを示す詳細なブロック図であ
る。
【図３】図３は、較正に用いるオフセット・レジスタ／
ラッチ回路の単純なブロック図である。
ラッチ回路の単純なブロック図である。
【図４】図４は、較正手順のフローチャートである。
１０ 較正されたＤ−Ａコンバータ １６ 加算点 １８ オフセット・レジスタ ２４ 較正マルチプレクサ ２８ 較正モジュール ３０ 出力マルチプレクサ ３６ 較正制御回路 ４０ インターポレーション回路 ４２ メモリー ４４ デジタル・デルタ−シグマ変調器 ４８ １ビットＤ−Ａコンバータ ５０ アナログ・ローパス・フィルタ ５２ 較正オフセット・マルチプレクサ ５４ 加算点 ５６ オフセット・レジスタ／ラッチ ５８ 較正基準マルチプレクサ ６４ アナログ・デルタ−シグマ変調器 ６６ デジタル・フィルタ ６８ Ａ−Ｄコンバータ制御回路 ７０ 蓄積装置 ７６ システム較正制御回路 ８２，８４，８６ シリアル・ライン ９２ １８ビットデータ・バス ９４ ２１ビットデータ・バス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル エル ダフィー アメリカ合衆国 テキサス州 78741 オ ースティン イースト オルトーフ スト リート 1710 アパートメント 711
Claims (27)
- 【請求項１】 デジタル入力でデジタル入力信号を受け
てそのデジタル値に対応するアナログ出力レベルのアナ
ログ出力信号を出力する、固有の誤差を持ったＤ−Ａコ
ンバータと、 デジタル入力における所与のデジタル入力値に対するオ
フセット値だけアナログ出力レベルをオフセットする回
路と、 較正モードで作動されると較正信号の発生に応答して前
記オフセット値を求める較正回路とより成り、 前記較正回路はデジタル入力信号を強制的に所定の較正
デジタル入力信号にする回路と、 所定の較正デジタル入力信号がＤ−Ａコンバータへ入力
されるとこのＤ−Ａコンバータが出力するアナログ出力
信号のアナログ出力レベルを求める回路と、 アナログ入力でこの所定のアナログ出力レベルを受ける
Ａ−Ｄコンバータとよりなり、 前記Ａ−Ｄコンバータの出力は前記オフセット値のデジ
タル・ワードであり、 このオフセット値は前記所定の較正デジタル入力信号に
Ｄ−Ａコンバータの固有誤差を加えたものに相当し、オ
フセット回路がこのオフセット値を利用することを特徴
とする較正システムを組み込んだＤ−Ａコンバータ装
置。 - 【請求項２】 前記オフセット回路は、 Ｄ−Ａコンバータのデジタル・パスにあって、入力がこ
のＤ−Ａコンバータのデジタル・パスのデジタル信号を
受けるデジタル加算点と、 デジタル値としての前記オフセット値を蓄積するオフセ
ット・レジスタとよりなり、 オフセット・レジスタの出力が前記デジタル加算点の第
２の入力へ入力されて前記デジタル入力信号と加算され
ると前記オフセット値がその入力信号から差し引かれる
ことを特徴とする請求項１のＤ−Ａコンバータ装置。 - 【請求項３】 前記所定の較正デジタル入力信号は実質
的に０の値を有し、このためＡ−Ｄコンバータの出力が
実質的にＤ−Ａコンバータの固有の誤差となることを特
徴とする請求項１に記載のＤ−Ａコンバータ装置。 - 【請求項４】 前記Ｄ−Ａコンバータは、 デジタル入力信号のサンプリング周波数を増加させるイ
ンターポレーション回路と、 インターポレーション回路の出力をｎビットのデジタル
信号流に変換するｎビット量子化器と、 ｎビット量子化器の出力をアナログ信号へ変換するｎビ
ットＤ−Ａコンバータと、 ｎビットＤ−Ａコンバータの出力をフィルタリングして
ローパス・アナログ・フィルタの帯域幅の外側の高周波
数成分を実質的に除去するローパス・アナログ・フィル
タとよりなることを特徴とする請求項１に記載のＤ−Ａ
コンバータ装置。 - 【請求項５】 前記オフセット回路は、 インターポレーション回路と量子化器との間に位置する
デジタル加算点と、 デジタル値としての前記オフセット値を蓄積するオフセ
ット・レジスタとよりなり、 オフセット・レジスタの出力が前記デジタル加算点の第
２の入力へ入力されるとインターポレーション回路が出
力する前記デジタル信号が前記オフセット値と加算され
ることを特徴とする請求項４に記載のＤ−Ａコンバータ
装置。 - 【請求項６】 前記インターポレーション回路は１とは
異なるゲインを有し、前記較正回路は較正動作時前記オ
フセット値をインターポレーション回路のゲインで補償
する補償回路をさらに含むことを特徴とする請求項５に
記載のＤ−Ａコンバータ装置。 - 【請求項７】 前記較正回路と補償回路は、 ｎビット量子化器の入力をＤ−Ａコンバータのデジタル
・パスから切り離して前記所定の較正デジタル入力信号
に結合する第１のマルチプレクサと、 暫定レジスタと、 サンプリング回路によるアナログ出力レベルのサンプリ
ング時、較正モードにあるＡ−Ｄコンバータの出力を暫
定レジスタの入力に結合する第２のマルチプレクサと、 暫定レジスタの出力をインターポレーション回路の入力
に結合する第３のマルチプレクサと、 暫定レジスタがインターポレーション回路の入力に結合
されるとインターポレーション回路の出力を前記デジタ
ル加算点の入力から切り離し、インターポレーション回
路の出力をオフセット・レジスタの入力に結合する第４
のマルチプレクサとより成り、 インターポレーション回路は較正モード時Ａ−Ｄコンバ
ータのデジタル・パス内にあるため、オフセット・レジ
スタへの蓄積のためオフセット信号が発生される間その
ゲインが補償されることを特徴とする請求項６に記載の
Ｄ−Ａコンバータ装置。 - 【請求項８】 前記補償回路は、オフセット・レジスタ
に蓄積される前にＡ−Ｄコンバータの出力をインターポ
レーション回路により処理する回路を含むことを特徴と
する請求項６に記載のＤ−Ａコンバータ装置。 - 【請求項９】 前記ｎビット量子化器はデルタ−シグマ
変調器より成ることを特徴とする請求項４に記載のＤ−
Ａコンバータ装置。 - 【請求項１０】 前記Ｄ−Ａコンバータはデルタ−シグ
マ変調型Ｄ−Ａコンバータであることを特徴とする請求
項１に記載のＤ−Ａコンバータ装置。 - 【請求項１１】 前記Ａ−Ｄコンバータは較正されたＡ
−Ｄコンバータであることを特徴とする請求項１に記載
のＤ−Ａコンバータ装置。 - 【請求項１２】 オフセット信号発生前にＡ−Ｄコンバ
ータを較正するＡ−Ｄコンバータ較正回路をさらに備え
てなることを特徴とする請求項１１に記載のＤ−Ａコン
バータ装置。 - 【請求項１３】 前記Ａ−Ｄコンバータは２つの動作モ
ード、即ちＤ−Ａコンバータの較正時前記オフセット信
号の発生に用いる第１の較正モードと、外部アナログ入
力信号を受けてそれに対応する外部デジタル出力信号を
発生する第２のノーマル・モードとを有し、前記較正回
路は第１及び第２のモードでＡ−Ｄコンバータの動作を
制御するように作動可能であることを特徴とする請求項
１に記載のＤ−Ａコンバータ装置。 - 【請求項１４】 前記Ａ−Ｄコンバータはデルタ−シグ
マ変調型Ａ−Ｄコンバータであることを特徴とする請求
項１に記載のＤ−Ａコンバータ装置。 - 【請求項１５】 前記Ａ−Ｄコンバータには較正モード
時Ｄ−Ａコンバータから過大なノイズを除去するため少
なくとも較正モード時において付加的なフィルタリング
を行なう手段が設けられていることを特徴とする請求項
１に記載のＤ−Ａコンバータ。 - 【請求項１６】 Ｄ−Ａコンバータの較正方法であっ
て、 デジタル入力端子を提供し、 アナログ出力端子を提供し、 固有の誤差を有するＤ−Ａコンバータによりデジタル入
力端子で受けたデジタル入力信号をこの入力信号のデジ
タル値に対応しアナログ出力端子で得られるアナログ出
力レベルのアナログ出力信号へ変換し、 固有の誤差を補償するためデジタル入力端子における所
与のデジタル入力信号に対するオフセット値だけアナロ
グ出力レベルをオフセットし、 外部からの較正信号に応答して較正モードを作動させる
ことにより前記オフセット値を求めるステップより成
り、 オフセット値を求める前記ステップは、 デジタル・パスに沿うデジタル入力信号を強制的に所定
の較正信号とし、 デジタル・パスに沿うデジタル信号が強制的に所定の較
正信号となるとアナログ出力信号のアナログ出力レベル
を求め、 所与のアナログ入力に対して較正した出力を有するＡ−
Ｄコンバータを提供し、 前記ステップで求めたアナログ出力レベルをＡ−Ｄコン
バータへ入力してＡ−Ｄコンバータの出力が前記オフセ
ット値となるようにするステップよりなることを特徴と
する較正方法。 - 【請求項１７】 較正モード時、サンプリングされたア
ナログ信号を入力する前にＡ−Ｄコンバータを較正する
ステップをさらに含むことを特徴とする請求項６に記載
の較正方法。 - 【請求項１８】 前記オフセット値はデジタル値であ
り、アナログ出力レベルをオフセット値でオフセットす
る前記ステップは、 オフセット・レジスタを提供し、 オフセット・レジスタに前記オフセット値を蓄積し、 オフセット・レジスタの出力をデジタル・パスのデジタ
ル信号に加算するステップよりなることを特徴とする請
求項１６に記載の方法。 - 【請求項１９】 前記所定の較正デジタル信号は実質的
に０であり、前記所定の較正アナログ出力信号はＤ−Ａ
コンバータの固有の誤差だけ前記較正入力信号とは異な
る値を有することを特徴とする請求項１８に記載の較正
方法。 - 【請求項２０】 デジタル入力信号をアナログ出力信号
へ変換する前記ステップは、 デジタル入力信号をインターポレーション回路で処理し
てサンプリング周波数を増加させ、 インターポレーション回路の出力をｎビット・デジタル
信号流に変換し、 ｎビット・デジタル信号流をアナログ信号へ変換し、 ローパス・アナログ・フィルタにより変換済みアナログ
信号をフィルタリングしてローパス・アナログ・フィル
タの帯域幅の外側の高周波数成分を実質的に除去するス
テップよりなることを特徴とする請求項１６に記載の較
正方法。 - 【請求項２１】 前記オフセット・ステップは、 オフセット・レジスタを提供し、 前記オフセット値をデジタル値としてオフセット・レジ
スタに蓄積し、 インターポレーション回路により、且つインターポレー
ション回路出力をｎビット・デジタル信号流へ変換する
前に、オフセット・レジスタの出力をデジタル信号出力
と加算するステップより成ることを特徴とする請求項２
０に記載の較正方法。 - 【請求項２２】 前記インターポレーション回路は１と
は異なるゲインを有し、オフセット値を求める前記ステ
ップは前記オフセット値をインターポレーション回路の
ゲインで補償してインターポレーション回路のゲインを
逆に補償するステップをさらに含むことを特徴とする請
求項２１に記載の較正方法。 - 【請求項２３】 オフセット値を求める前記ステップは
さらに、 ｎビット量子化器の入力をデジタル・パスから切り離し
て実質的に０に等しい前記所定の較正デジタル信号に結
合し、 Ｄ−Ａコンバータのアナログ出力をＡ−Ｄコンバータの
入力に結合し、 Ａ−Ｄコンバータの出力を未補償オフセット値として暫
定的に蓄積し、 インターポレーション回路の出力をデジタル・パスから
切り離し且つ未補償オフセット値をインターポレーショ
ン回路に入力するステップより成り、 インターポレーション回路の出力は前記オフセット値で
あり、このオフセット値がオフセット・レジスタに蓄積
されることを特徴とする請求項２２に記載の較正方法。 - 【請求項２４】 前記補償ステップは、オフセット・レ
ジスタへの蓄積前にＡ−Ｄコンバータにより出力される
オフセット値をインターポレーション回路により処理す
ることを含むことを特徴とする請求項２２に記載の較正
方法。 - 【請求項２５】 インターポレーション回路の出力をｎ
ビット・デジタル信号流に変換する前記ステップは、デ
ルタ−シグマ変調器によりインターポレーション回路の
出力を処理するステップをさらに含むことを特徴とする
請求項２４に記載の較正方法。 - 【請求項２６】 Ａ−Ｄコンバータを提供する前記ステ
ップはデルタ−シグマ変調型Ａ−Ｄコンバータを提供す
ることを特徴とする請求項１６に記載の較正方法。 - 【請求項２７】 前記ステップで求めたアナログ出力レ
ベルをＡ−Ｄコンバータへ入力する前記ステップは、Ａ
−Ｄ変換時Ｄ−Ａ変換に起因する過大なノイズをフィル
タリングにより除去するステップをさらに含むことを特
徴とする請求項１６に記載の較正方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/790,574 US5248970A (en) | 1991-11-08 | 1991-11-08 | Offset calibration of a dac using a calibrated adc |
| US790574 | 1997-01-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259910A true JPH05259910A (ja) | 1993-10-08 |
Family
ID=25151115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4314064A Pending JPH05259910A (ja) | 1991-11-08 | 1992-10-29 | Ｄ−ａコンバータ装置及びその較正方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5248970A (ja) |
| JP (1) | JPH05259910A (ja) |
| DE (1) | DE4237082C2 (ja) |
| GB (1) | GB2261336B (ja) |
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