JPS587877A - 絶縁ゲ−ト型静電誘導トランジスタ - Google Patents
絶縁ゲ−ト型静電誘導トランジスタInfo
- Publication number
- JPS587877A JPS587877A JP56105179A JP10517981A JPS587877A JP S587877 A JPS587877 A JP S587877A JP 56105179 A JP56105179 A JP 56105179A JP 10517981 A JP10517981 A JP 10517981A JP S587877 A JPS587877 A JP S587877A
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- JP
- Japan
- Prior art keywords
- region
- main electrode
- insulated gate
- conductivity type
- impurity density
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、特性の改曽された絶縁ゲート蓋静電誘導トラ
ンジスタ（ＭＩＳ・ＳＩＴ）に関するものである。
ンジスタ（ＭＩＳ・ＳＩＴ）に関するものである。
Ｍｌｇ−１１１？特にＭｏ１ｔ−１１Ｔは、半導体研究
第１５巻１６８頁乃至１７１頁（１９７８年工業調査金
）に開示されている如く、従来のＭＯＢ・１ｍ丁に比べ
て高速性に優れ、また論理回路として用いたときには低
消費電力である特徴を有している。ＭＯＢ・ｅｘｔの構
造には種々あるが、第１１１（＠）には従来例の１つを
断面図で示す、例えば％ｌ１ｌｉ基板１０に相隔てて形
成された第り％十主電極領域１１、Ｐｓｆ域１５とｙｌ
ｌ領域１３の内部の蔦十第２主電極領域１２から成り、
絶縁膜（主に酸化膜）４とゲート電極３から成るＭ工Ｓ
（またはＭＯＳ）ゲート電極はＰ型頭域１３の表面上で
第１．第２主電極領域１１．１２の間に形成されている
。このＭＯＳ−８工Ｔは、第１．第２主電極１．２をそ
れぞれドレイン書ソースとしたときゲート電圧及びドレ
イン電圧によって制御される電位障壁が、ソース前面主
にＰ型頭域１３のゲート電極５下部に生じ、ソースから
のキャリア注入量を制御する伝導機構でドレイン電流が
流れる不飽和特性を示す特徴を有し、主にエンハンスメ
ントモードで用いられる。主動作領域の少なく共一部で
、第１．第２主電極領域１１．１！の間の％型基板領域
１０とＰ型領域１５は空乏層化される程度の低不純物密
度なので、接合容量は極めて低く、不飽和特性と相まり
て高速、低消費電力動作が可能となる。しかしこの構造
では、第２主電極領域には、Ｐ型領域１５の中央に対称
的に形成されているため、特に低ゲー）Ｘ圧のときには
第２主電極領域１２から電子が全方向に流れ出し、いわ
ゆるオフ状態でのドレイン電流（リーク電流）が多くな
ってしまう欠点を有す。
第１５巻１６８頁乃至１７１頁（１９７８年工業調査金
）に開示されている如く、従来のＭＯＢ・１ｍ丁に比べ
て高速性に優れ、また論理回路として用いたときには低
消費電力である特徴を有している。ＭＯＢ・ｅｘｔの構
造には種々あるが、第１１１（＠）には従来例の１つを
断面図で示す、例えば％ｌ１ｌｉ基板１０に相隔てて形
成された第り％十主電極領域１１、Ｐｓｆ域１５とｙｌ
ｌ領域１３の内部の蔦十第２主電極領域１２から成り、
絶縁膜（主に酸化膜）４とゲート電極３から成るＭ工Ｓ
（またはＭＯＳ）ゲート電極はＰ型頭域１３の表面上で
第１．第２主電極領域１１．１２の間に形成されている
。このＭＯＳ−８工Ｔは、第１．第２主電極１．２をそ
れぞれドレイン書ソースとしたときゲート電圧及びドレ
イン電圧によって制御される電位障壁が、ソース前面主
にＰ型頭域１３のゲート電極５下部に生じ、ソースから
のキャリア注入量を制御する伝導機構でドレイン電流が
流れる不飽和特性を示す特徴を有し、主にエンハンスメ
ントモードで用いられる。主動作領域の少なく共一部で
、第１．第２主電極領域１１．１！の間の％型基板領域
１０とＰ型領域１５は空乏層化される程度の低不純物密
度なので、接合容量は極めて低く、不飽和特性と相まり
て高速、低消費電力動作が可能となる。しかしこの構造
では、第２主電極領域には、Ｐ型領域１５の中央に対称
的に形成されているため、特に低ゲー）Ｘ圧のときには
第２主電極領域１２から電子が全方向に流れ出し、いわ
ゆるオフ状態でのドレイン電流（リーク電流）が多くな
ってしまう欠点を有す。
これは、Ｐ型頭域１Ｓが低不純物密度であるＭＯＳ・８
１丁で顕著な現象である。また、ＩＯ内部で２つのＭＯ
Ｓ−３工Ｔ Ｔｒｌ とＴｒ２が隣りあった第１図（
ｂ）の様な構造例では、Ｔｒｌの第１電極１０１とＴｒ
２の第２を極２０２との間に電位差があるとき、′Ｉ′
ｒ２の第２電極２０２からＴｒｌ側へ電流が流れてしま
い、Ｓ工Ｔ相互の分離が充分でなくなってしまう。これ
を防ぐため２つの８１Ｔの間の距離を充分拡げてしまえ
ば、逆に集積密度が低下してしまう逆効果が生じる。
１丁で顕著な現象である。また、ＩＯ内部で２つのＭＯ
Ｓ−３工Ｔ Ｔｒｌ とＴｒ２が隣りあった第１図（
ｂ）の様な構造例では、Ｔｒｌの第１電極１０１とＴｒ
２の第２を極２０２との間に電位差があるとき、′Ｉ′
ｒ２の第２電極２０２からＴｒｌ側へ電流が流れてしま
い、Ｓ工Ｔ相互の分離が充分でなくなってしまう。これ
を防ぐため２つの８１Ｔの間の距離を充分拡げてしまえ
ば、逆に集積密度が低下してしまう逆効果が生じる。
本発明は第１図（ｇ）と（ｂ）に示される従来のＭＯＳ
−ＢＩＴの１構造例の欠点を改善すべくなされたもので
ある。第１の目的は、寄生効果による電流を減らし、リ
ーク電流を少なくして、オフ特性を向上させることにあ
る。第２の目的は、２つ以上のＢＩＴの分離が充分で、
しかも集積密 ′度が向上する構造を提供すること
である。以下に図面を参照しながら、本発明について詳
述する。
−ＢＩＴの１構造例の欠点を改善すべくなされたもので
ある。第１の目的は、寄生効果による電流を減らし、リ
ーク電流を少なくして、オフ特性を向上させることにあ
る。第２の目的は、２つ以上のＢＩＴの分離が充分で、
しかも集積密 ′度が向上する構造を提供すること
である。以下に図面を参照しながら、本発明について詳
述する。
第２図（６）には、本発明によるＭ工８・ＢＩＴの断面
図が第１図（α）の従来例と対応して示されている０本
発明では、Ｐ型頭域１３の内部の第２鴇１主電極領域１
２は、路十第１主電極領域１１側に偏って形成され、第
１接合２１（Ｐ型頭域１３と絡型基板１０の間）と第２
接合２２（第２主電極領域１２とＰ型頭域１３の間）の
距離が、第１主電極１１側で最も短くなりでいる。Ｐ型
頭域１３に零バイアス（ゲート電圧；ドレイン電圧ＷＯ
Ｗ）状態で中性領域が残りているときは、第１．第２接
合２１．２２間の最も短い距離Ｗ。
図が第１図（α）の従来例と対応して示されている０本
発明では、Ｐ型頭域１３の内部の第２鴇１主電極領域１
２は、路十第１主電極領域１１側に偏って形成され、第
１接合２１（Ｐ型頭域１３と絡型基板１０の間）と第２
接合２２（第２主電極領域１２とＰ型頭域１３の間）の
距離が、第１主電極１１側で最も短くなりでいる。Ｐ型
頭域１３に零バイアス（ゲート電圧；ドレイン電圧ＷＯ
Ｗ）状態で中性領域が残りているときは、第１．第２接
合２１．２２間の最も短い距離Ｗ。
は他の部分の距離Ｗ、に対し、
−・」≧２
ム重 Ｗｌ
（ム８．ム、は距１ｉｌＩＷ、それぞれＷ、の第１．第
２接合間距離をもつ有効接合面積）の関係にあれば、距
＠Ｖ、の部分から流れ出す１ｒニク電流は他の部分のほ
ぼ半分以上、つまり無効電流５０％以下と０次近似され
る。第２主電極領域１２を立方体と仮定し、その−面か
らキャリアを有効に流し出そうとすれば、 ’／Ａ１ｍ
／４であるので、Ｗ、 ７． ≧〜８が望ましい。
２接合間距離をもつ有効接合面積）の関係にあれば、距
＠Ｖ、の部分から流れ出す１ｒニク電流は他の部分のほ
ぼ半分以上、つまり無効電流５０％以下と０次近似され
る。第２主電極領域１２を立方体と仮定し、その−面か
らキャリアを有効に流し出そうとすれば、 ’／Ａ１ｍ
／４であるので、Ｗ、 ７． ≧〜８が望ましい。
ＢＩＴが、第２図（！
α）の断面方向に充分長く、第２主電極領域１２の底面
及び長さ方向端部を無視すれば、Ｗ ＊／、、≧〜２と
近似される。また、Ｖ、、Ｖ、の幅のＰ型頭域１３が空
乏化し、そこにできる電位障壁の高さをｖｌ 、ｖｌと
すれば、電位障壁上のキャリア数はそれぞれ ａｓｐ（−什＞ ｔ ａｘｐ＜−）に比例するとｑ
ｖ冨 ｒ「 近似できる。無効電流をＩＱ％以下にするためには
人、ａｓｐ（−ｐ） ム＊ ’”Ｆ （−仲
） ≧ １０と近似される。簡単のため、Ａ１ ＃Ａ
＠とすればｖ、−ｖ、≧〜［Ｌ０６ｖであり、Ｖ、を拡
散電位ｖＡｉ（Ｗ、の中央にほぼ中性領域が残っている
）とすると、ｖ１≦ｖｂｔ−ＣＬｏ６（ｖ） となる。
及び長さ方向端部を無視すれば、Ｗ ＊／、、≧〜２と
近似される。また、Ｖ、、Ｖ、の幅のＰ型頭域１３が空
乏化し、そこにできる電位障壁の高さをｖｌ 、ｖｌと
すれば、電位障壁上のキャリア数はそれぞれ ａｓｐ（−什＞ ｔ ａｘｐ＜−）に比例するとｑ
ｖ冨 ｒ「 近似できる。無効電流をＩＱ％以下にするためには
人、ａｓｐ（−ｐ） ム＊ ’”Ｆ （−仲
） ≧ １０と近似される。簡単のため、Ａ１ ＃Ａ
＠とすればｖ、−ｖ、≧〜［Ｌ０６ｖであり、Ｖ、を拡
散電位ｖＡｉ（Ｗ、の中央にほぼ中性領域が残っている
）とすると、ｖ１≦ｖｂｔ−ＣＬｏ６（ｖ） となる。
サラに簡単のため、Ｐ型頭域１３と筒型基板１ｏの不純
物密度がほぼ等しく、筒型基板１ｏ側への空乏層の拡が
り７をＷ％とすれば、ｙ 、 ／ ｙ 、 ＃’Ｙ ＠
＃ ’ｒ ｈ ＬとすればＷ、＃２ＷＷ （Ｗ、 の
ｆｉ小のとき）なので となる、Ｖ！ｉに例えば、１・’６１を代入すればＷＢ
２．、≦ｌｌｓ 即ち、ｖ、をｔ、ＯＧｆぼ３倍以上に
することにより、無効電流をＩＱ％以下にすることがで
きることになる０以上、Ｐｌ！領域１３の不純物密度が
ほぼ均一である場合の何を述べてきたが、ＷＢ４Ｄ幅と
Ｗ、０輻をもつＰＷｉ領域１！ｉの不純物密度を違える
ことによって、さらに無効電流を減少できる。１型領域
１５中のＷ、の部分の不純物密度夏ム、をＷ、の部分の
不純物密度Ｎム。
物密度がほぼ等しく、筒型基板１ｏ側への空乏層の拡が
り７をＷ％とすれば、ｙ 、 ／ ｙ 、 ＃’Ｙ ＠
＃ ’ｒ ｈ ＬとすればＷ、＃２ＷＷ （Ｗ、 の
ｆｉ小のとき）なので となる、Ｖ！ｉに例えば、１・’６１を代入すればＷＢ
２．、≦ｌｌｓ 即ち、ｖ、をｔ、ＯＧｆぼ３倍以上に
することにより、無効電流をＩＱ％以下にすることがで
きることになる０以上、Ｐｌ！領域１３の不純物密度が
ほぼ均一である場合の何を述べてきたが、ＷＢ４Ｄ幅と
Ｗ、０輻をもつＰＷｉ領域１！ｉの不純物密度を違える
ことによって、さらに無効電流を減少できる。１型領域
１５中のＷ、の部分の不純物密度夏ム、をＷ、の部分の
不純物密度Ｎム。
より１桁低くすれば拡散電位が約１０６ｖ下がり、無効
電流が約／、。になる、前述のＷ、をＷ。
電流が約／、。になる、前述のＷ、をＷ。
より狭くすることを併用すれば、約１−の無効電流にす
ることができる。
ることができる。
以上のことを実現するには、ＰＷｉ領域１３を拡散で形
成した後、第２主電極領域に形成用開孔を前ＩＩｌ拡散
開孔とずらして行ない、ｐｒｔｉｉ拡散の横方向拡散領
域内に第２接合がくる様にすればよい。
成した後、第２主電極領域に形成用開孔を前ＩＩｌ拡散
開孔とずらして行ない、ｐｒｔｉｉ拡散の横方向拡散領
域内に第２接合がくる様にすればよい。
また、ゲージ酸化膜４な通して％塁不純物をイオン注入
し、Ｗ、の部分の実効Ｐ１１Ｍ不純物密度直下げること
も有効である。
し、Ｗ、の部分の実効Ｐ１１Ｍ不純物密度直下げること
も有効である。
本発明によるＭＯｉ９−！ｉ工！は無効電流が従来の１
０〜１襲以下に減少できるので、Ｓエテ相互の分離距離
は短くできる。そのため、同−ｐｇ領域１３内に２つ以
上の異なるＢ工！０％十第２主電極領域１１２，２１２
．・・・・・・・・・を形成し、各襲十第２主電極領域
１１２，２１２．・・・・・・の間の距離を前述０１８
以上にとれば、各Ｓ工Ｔの分離は充分である。２つのＢ
ＩＴ Ｔｒｌ、Ｔｒ２に適用した例を、第２図（ｂ）
に示す。
０〜１襲以下に減少できるので、Ｓエテ相互の分離距離
は短くできる。そのため、同−ｐｇ領域１３内に２つ以
上の異なるＢ工！０％十第２主電極領域１１２，２１２
．・・・・・・・・・を形成し、各襲十第２主電極領域
１１２，２１２．・・・・・・の間の距離を前述０１８
以上にとれば、各Ｓ工Ｔの分離は充分である。２つのＢ
ＩＴ Ｔｒｌ、Ｔｒ２に適用した例を、第２図（ｂ）
に示す。
本発明によるＳ１丁は、従来工程によって容易に実現さ
れる。第３＠！（ａｍ）には、例えば１×１０ ”ｍ’
（） 絡ｉ１Ｊ ８１基板１０に＆ａンを選択イオ
ン注入して表面密度（例えばＩｏｌ・ｍ＝ ）のｒ型
領域１ｓを深さ３μ鵠に拡散で形成した断面を示ｔ＊
ｒｍ領域１５ 上、０８１０ ｍ膜１５は、他表面上の
８１０ヨＷＸ５よりうすくできる。第５図（ｈ）には、
旙＋拡散用開孔を＃１１．第２主第１主電極１行ない、
絡＋拡散（例えば深さくＬ１２）した断簡を示す、特に
第２主電極領域に゛形成用開孔は、第１主電極領域１１
に対向する側のＰｍｌ領域唱墨形成用關孔と端部が重な
り、かつ小さいことが必要である。開孔端部をそろえる
ことは７オトリソグラフイ勢により±（１５μ〜±ａ、
２５μ慣程度で行なえる。會た、ｓｉｏ、膜５と１１１
０．膜１ｓｏｗＸ厚差を利用すれば、セルフ・アライン
的に端部をそろえることができる。この場合、第１主電
極領域唱１用開孔のため、その後レジストを高温でベー
クして流動させて第２主電極領域開孔を保護した後、再
度Ｓ１０．エッチを行なうことが望會しい、第５図（Ｏ
）には、ゲート酸化膜４０部分、必要に応じコンタク４
部の１１０．を選択エッチした後、ゲー）酸化を行なり
た後の断面が示されている。ゲーＦ酸化Ｊ［４の厚みは
通常５ｏＯ〜２０００１程度である。その後、ムを等に
よって第１．第１主電極１．２及びゲート電極５や必要
な配線を行ない第３図Ｃｄ＞の如く完成する。
れる。第３＠！（ａｍ）には、例えば１×１０ ”ｍ’
（） 絡ｉ１Ｊ ８１基板１０に＆ａンを選択イオ
ン注入して表面密度（例えばＩｏｌ・ｍ＝ ）のｒ型
領域１ｓを深さ３μ鵠に拡散で形成した断面を示ｔ＊
ｒｍ領域１５ 上、０８１０ ｍ膜１５は、他表面上の
８１０ヨＷＸ５よりうすくできる。第５図（ｈ）には、
旙＋拡散用開孔を＃１１．第２主第１主電極１行ない、
絡＋拡散（例えば深さくＬ１２）した断簡を示す、特に
第２主電極領域に゛形成用開孔は、第１主電極領域１１
に対向する側のＰｍｌ領域唱墨形成用關孔と端部が重な
り、かつ小さいことが必要である。開孔端部をそろえる
ことは７オトリソグラフイ勢により±（１５μ〜±ａ、
２５μ慣程度で行なえる。會た、ｓｉｏ、膜５と１１１
０．膜１ｓｏｗＸ厚差を利用すれば、セルフ・アライン
的に端部をそろえることができる。この場合、第１主電
極領域唱１用開孔のため、その後レジストを高温でベー
クして流動させて第２主電極領域開孔を保護した後、再
度Ｓ１０．エッチを行なうことが望會しい、第５図（Ｏ
）には、ゲート酸化膜４０部分、必要に応じコンタク４
部の１１０．を選択エッチした後、ゲー）酸化を行なり
た後の断面が示されている。ゲーＦ酸化Ｊ［４の厚みは
通常５ｏＯ〜２０００１程度である。その後、ムを等に
よって第１．第１主電極１．２及びゲート電極５や必要
な配線を行ない第３図Ｃｄ＞の如く完成する。
第１Ｗｉｏａ文は、Ｗ、はｔ５μ程度で第２接合部のＦ
Ｗｉ表面不純物密度は２Ｘ１０”ａ−以下になる。それ
に対し、”ｌは数μ以上の任意の値で選べ、第２接合部
のＰＩＥ表面不純物密直下１０１１♂で高くなっている
。Ｓ十拡散をもっと深くすれば％”ｌをもっと狭く、低
不純物密度にすることも可能である。また、ムｔゲー）
ＭＯ８の場合を述べてきたが、ポリシリコンやＭＯ等の
他の配線材料によるゲート電極＊８１ｓ”ａｌｌ’ｅ酸
化ムを膜、や酸化膜との多層や混合膜によるゲーＦ絶縁
膜も用いることが可能である。さらに、本発明は各領域
の伝導型を逆にしたＰチャンネル、第１主電極１をソー
ス電極としたトランジスタにも適用できる。また基板１
０はバルクを用いた例を述べた。が、％ｏｎ ｓ、ｓ
Ｈｙ 、またはその逆導電製の組み合わせ、埋込み層の
あるもの、絶縁物基板上のもの等、目的に応じエピタキ
シャル層にも適用できる。
Ｗｉ表面不純物密度は２Ｘ１０”ａ−以下になる。それ
に対し、”ｌは数μ以上の任意の値で選べ、第２接合部
のＰＩＥ表面不純物密直下１０１１♂で高くなっている
。Ｓ十拡散をもっと深くすれば％”ｌをもっと狭く、低
不純物密度にすることも可能である。また、ムｔゲー）
ＭＯ８の場合を述べてきたが、ポリシリコンやＭＯ等の
他の配線材料によるゲート電極＊８１ｓ”ａｌｌ’ｅ酸
化ムを膜、や酸化膜との多層や混合膜によるゲーＦ絶縁
膜も用いることが可能である。さらに、本発明は各領域
の伝導型を逆にしたＰチャンネル、第１主電極１をソー
ス電極としたトランジスタにも適用できる。また基板１
０はバルクを用いた例を述べた。が、％ｏｎ ｓ、ｓ
Ｈｙ 、またはその逆導電製の組み合わせ、埋込み層の
あるもの、絶縁物基板上のもの等、目的に応じエピタキ
シャル層にも適用できる。
以上の如く、本発明はｐｍ領域１３中の算＋筒２主電極
領域１２０位置をずらし、さらにＰＩｉｌＩ領域中の不
純物密度に分布をもたせることによって従来より無効電
流がｔｏ−以上少ないｍＸＴを実現し、集積化に有利な
構造を提供するもので、従来０ＮＯＴＩＩ・Ｘａすべて
に適用されるものである
領域１２０位置をずらし、さらにＰＩｉｌＩ領域中の不
純物密度に分布をもたせることによって従来より無効電
流がｔｏ−以上少ないｍＸＴを実現し、集積化に有利な
構造を提供するもので、従来０ＮＯＴＩＩ・Ｘａすべて
に適用されるものである
第１１ｊ←１及びＣｂ）は、それぞれ従来のＶＯｌ・謬
！！の構造例を示す断面図、第２図（＠）及び（ｈ）は
、本発明によるＭｏｌ−ｍＸＴの断面構造例である。第
！１図（藝）〜（ｉは、本発−によるＭｏ１−ｍＸＴの
製造工程に沿った断ｍ＊である。 １．１０１，２０１・・・・・・第１主電極！、１０２
，２０２−・・・・・第２主電極１．１０ｉＳ、２０！
Ｉ・・・・・・ゲート電極４．１０４，２０４−・・・
・・ゲート絶縁屓唱ｏ−−−−−−ｓｍｓｔ基板 １１．１１１，２１１・・・・・・算十第１主電極領域
１・２，１１２，２１２・・・・・壷昏十第２主電極領
域以上 ′−１０
！！の構造例を示す断面図、第２図（＠）及び（ｈ）は
、本発明によるＭｏｌ−ｍＸＴの断面構造例である。第
！１図（藝）〜（ｉは、本発−によるＭｏ１−ｍＸＴの
製造工程に沿った断ｍ＊である。 １．１０１，２０１・・・・・・第１主電極！、１０２
，２０２−・・・・・第２主電極１．１０ｉＳ、２０！
Ｉ・・・・・・ゲート電極４．１０４，２０４−・・・
・・ゲート絶縁屓唱ｏ−−−−−−ｓｍｓｔ基板 １１．１１１，２１１・・・・・・算十第１主電極領域
１・２，１１２，２１２・・・・・壷昏十第２主電極領
域以上 ′−１０
Claims (1)
- （１） −導電型低不純物密度半導体領域内に互いに
離間して＊＊された一導電型第１主電極領域と逆導電層
領域と、前記逆導電型領域内に形成されたー導電！１ｊ
ｌＨ主電極領域と、前記ｊ１１及び第２主電欄領域ＯＵ
Ｏ前記逆導電製領域上に少なく共形成＊ｆｉた絶縁ゲー
ト電極とから成るトランジスタにおいて、前記第２主電
極領域と前記逆導電型領域ｏｗｉｏ第２接合と、前記低
不純物密度領域と前記道導電臘領域の間の第１ｉｓ会と
の間の距離が、前記第１主電極領域に対向する側で最も
短かいことを特徴とする絶縁ゲート型静電誘導トツンジ
スタ。 伽） 前記館！接金の前記逆導電型領域側の表面不純物
密度が、前記第１主電極領域に対向する側で最も低いこ
とを特徴とする特許請求の範囲第１項記載の絶縁ゲート
屋静電誘導トランジスタ。 （１） 前記逆導電層領域内に複数個の前記トランジ
スタの前記第２主電極領域が形成されたことを特徴とす
る特許請求の範囲第１項または第２項記載の絶縁ゲート
型静電誘導トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105179A JPS587877A (ja) | 1981-07-06 | 1981-07-06 | 絶縁ゲ−ト型静電誘導トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105179A JPS587877A (ja) | 1981-07-06 | 1981-07-06 | 絶縁ゲ−ト型静電誘導トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS587877A true JPS587877A (ja) | 1983-01-17 |
Family
ID=14400446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105179A Pending JPS587877A (ja) | 1981-07-06 | 1981-07-06 | 絶縁ゲ−ト型静電誘導トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS587877A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4891747A (en) * | 1984-06-25 | 1990-01-02 | Texas Instruments Incorporated | Lightly-doped drain transistor structure in contactless DRAM cell with buried source/drain |
| JPH04245717A (ja) * | 1990-08-22 | 1992-09-02 | Crystal Semiconductor Corp | Ｄ／ａコンバータのｄｃオフセットキャリブレーション方法とｄ／ａコンバータのｄｃオフセットキャリブレーションシステム |
| JPH05259910A (ja) * | 1991-11-08 | 1993-10-08 | Crystal Semiconductor Corp | Ｄ−ａコンバータ装置及びその較正方法 |
-
1981
- 1981-07-06 JP JP56105179A patent/JPS587877A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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