JPH0525998U - ロ−タリエンコ−ダを用いたステツピングモ−タ制御装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ロ−タリエンコ−ダを用いたステッピングモ
−タの速度制御を行う場合、専用のマイクロコンピュ−
タを用意する事なく、簡単なハ−ドウェア回路によりソ
フト制御が殆どなしで速度検出が可能となり、制御が極
めて簡単かつ正確に処理出来る。 【構成】 ロ−タリエンコ−ダ出力パルスと基本クロッ
クパルスをフリップフロップ回路とコンパレ−タ回路を
含むパルス巾演算回路を用いて比較演算し、目的速度に
達した時パルス信号をＣＰＵに割込信号として出力する
事によりステッピングモ−タの目的速度制御を行う。

Description

【考案の詳細な説明】

【０００１】

【考案の属する分野】

本考案はロ−タリエンコ−ダを利用したステッピングモ−タの速度制御を行 うパルス巾演算回路に関するものである。

【０００２】

【従来の技術】

従来のロ−タリエンコ−ダを利用したステッピングモ−タ制御では、パルス カウントにより、ステッピングモ−タの回転数、目的位置の制御は行ってい るが速度制御は行っていなかった。すなわちロ−タリエンコ−ダ出力パルス をＡ相及びこれと９０度位相のずれたＢ相として取り出し、ＵＰ／ＤＯＷＮ カウンタにより毎サイクルパルスを作り出す。例えば正転時はＡ相がＢ相よ り９０度進んでいるので＋カウントパルスが毎サイクル発生し、逆転時はＡ 相がＢ相より９０度遅れているので−カウントパルスが毎サイクル発生する 。一方ステッピングモ−タは例えばワンパルスで１ｍｍ動く様にしておく。 そして前項のカウントパルス数を目的到達点検出器によってカウントする事 により目的位置を読み取る事や目的位置の制御は出来るが速度検出や速度制 （２） 御は出来ない。

【０００３】

【考案の目的】

ロ−タリエンコ−ダを利用してステッピングモ−タの速度検出、速度制御を 行う場合、マイクロコンピュ−タで行うと専用のマイクロコンピュ−タを用 意しても精度を正確に出す事は難しい。本考案を利用すると殆どハ−ドウェ ア回路が速度検出を行う為、セットした速度に達すると正確にステッピング モ−タの速度検出が可能になりマイクロコンピュ−タはその間別の処理を実 行出来る。

【０００４】

【考案の構成および作用】

【実施例】

図１は本考案の実施例回路図、図２は各部波形又は動作タイムチャ−トであ る。図に於いて１はロ−タリエンコ−ダ出力パルスを受付ける入力回路、２ は基本クロックパルスを受付ける入力回路、３はロ−タリエンコ−ダの１サ イクル中に取込める基本クロック回路、４は１サイクル後、目的値に達した 時の検出回路、５は回路リフレッシュ（リセット）回路、６、７はロ−タリ エンコ−ダの１サイクル検出回路、８、９は１サイクル後のリフレッシュ（ リセット）回路、１０は１サイクル後の目的値以外の検出回路、１１はロ− タリエンコ−ダの１サイクル中の基本クロックの為のバイナリカウンタ、１ ２は目的値設定用レジスタ、１３は１サイクル中の基本クロックカウンタ値 と目的値の比較回路、である。 これを動作するには先づ回路リフレッシュ回路５によりイニシャルリセット しておく。図２（ｂ）の様な基本クロックは１ＭＨで常時基本クロック入力 回路２に入力状態にしておき、エンコ−ダを動作させると以下の順序で動作 が行われる。 先づ図２（ａ）の様なエンコ−ダ出力パルスがエンコ−ダパルス受付回路１ を通して入力されるとエンコ−ダの１サイクル検出回路を構成するフリップ （３） フロップ６の出力ＱがＨｉｇｈになり、基本クロック取込み回路３のゲ−ト 入力は図２（Ｃ）の様にＨｉｇｈとなる。従って図２（ｂ）の基本クロック は基本クロック取込み回路３を通して図２（ｄ）で示す区間バイナリカウン タ１１に入力されパルスカウントされる。

【０００５】 次に図２（ａ）のエンコ−ダ出力パルスの１サイクル後の立上がりによりフ リップフロップ７の出力反転ＱがＬＯＷになり、基本クロック取込み回路３ のゲ−トは閉じられるのでバイナリカウンタ１１への基本クロック信号は図 ２（ｄ）の様に停止される。 一方目的速度セットデ−タがレジスタ１２に入力され、このレジスタ値Ａと 先に述べたバイナリカウンタ１１に出力されたロ−タリエンコ−ダの１サイ クル中の基本クロックカウント数値Ｂとの比較をコンパレ−タ１３で行い、 レジスタ値Ａよりバイナリカウンタ１１のカウント数値Ｂの方が大きい時、 すなわちＡ＜Ｂの時は目的速度に達しないと判断し、コンパレ−タ１３の出 力信号は図２（ｇ）様になり、従ってフリップフロップ１０の出力反転Ｑは 図２ｈの様になって目標速度検出回路４の出力は図２（ｉ）の如く出力信号 を出さない。一方レスジスタ値Ａよりバイナリカウンタ１１のカウント数値 Ｂの方が小さい時、すなわちＡ＞Ｂの時は、目的速度に達したと判断しコン パレ−タ１３の出力信号は図２（ｊ）の様になり、従ってフリップフロップ １０の出力反転Ｑを通して目標速度検出回路４の出力は図２（ｋ）の様にパ ルスを発生しこの目的速度検出パルスでＣＰＵに割込入力をかける。 １サイクルの回路リフレッシュ（リセット）はフリップフロップ８、９で行 い目的速度に達しない場合は再び次のサイクルに入る。フリップフロップ８ 、９の出力信号は図２（ｅ）、（ｆ）の様なパルスとなってリセットがかけ られる。 この様な動作を行い目的速度をセットするだけで本考案回路が自動的に検出 が行える為にソフト制御は殆ど無しに検出出来る。

【０００６】 （４）

【効果の説明】

以上の説明からロ−タリエンコ−ダを利用したステッピングモ−タの目的速 度制御を行う場合、本考案回路を採用する事によりソフト制御が殆どなしで 速度検出が可能になる為、制御が極めて簡単に出来る。

【図面の簡単な説明】

【図１】本考案の実施例回路図

【図２】本考案回路の各部波形及び動作タイムチャ−ト

【符号の説明】

１ エンコ−ダパルス受付回路 ２ 基本クロック受付回路 ３ 基本クロック取込み回路 ４ 目的速度検出回路 ５ 回路リフレッシュ（リセット）回路 ６、７、８、９、１０ フリップフロップ回路 １１ バイナリカウンタ １２ レジスタ １３ コンパレ−タ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 ロ−タリエンコ−ダ出力パルスと基本ク
   ロックパルスを、少なくともフリップフロップ回路とコ
   ンパレ−タ回路を含むパルス巾演算回路を用いて比較す
   る事により、前記ロ−タリエンコ−ダ出力のパルス巾を
   演算し、別に設けたレジスタによりあらかじめ設定して
   ある目標値と比較し、前記パルス巾が該目標値に達した
   時、目標速度検出信号を前記パルス巾演算回路からＣＰ
   Ｕに割込信号として出力する事によりステッピングモ−
   タの目的速度制御を行う事を特徴としたロ−タリエンコ
   −ダを用いたステッピングモ−タ制御装置。