JPH0583236A - 速度変換回路 - Google Patents
速度変換回路Info
- Publication number
- JPH0583236A JPH0583236A JP3245359A JP24535991A JPH0583236A JP H0583236 A JPH0583236 A JP H0583236A JP 3245359 A JP3245359 A JP 3245359A JP 24535991 A JP24535991 A JP 24535991A JP H0583236 A JPH0583236 A JP H0583236A
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- Japan
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- clock
- output
- signal
- circuit
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 14
- 230000001360 synchronised effect Effects 0.000 claims abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【構成】第１クロック信号に同期する入力データ信号が
書き込み入力に与えられ読み出し出力から第２クロック
信号に同期する出力データが取り出されるＭ（Ｍは２以
上の整数）ビットメモリ回路１０２と、第１クロック信
号の出力と第２クロック信号の出力との位相を比較する
フリップフロップ型位相比較器と、このフリップフロッ
プ型位相比較器の出力により第１クロック信号または第
２クロック信号のいずれかを同期させるクロックを発生
する電圧制御発振器１０６とを備え、第１クロック信号
および第２クロック信号を２個以上Ｍ個までの各ビット
別に入力してそれぞれ位相比較する２個以上Ｍ個までの
フリップフロップ型位相比較器１０４を備えている。 【効果】位相制御情報が増えるので書き込みクロックと
読み出しクロック間の同期状態がＮ＝ｋ×Ｍ＋１なると
きにも一意的に決まり、安定な位相同期状態が得られ
る。
書き込み入力に与えられ読み出し出力から第２クロック
信号に同期する出力データが取り出されるＭ（Ｍは２以
上の整数）ビットメモリ回路１０２と、第１クロック信
号の出力と第２クロック信号の出力との位相を比較する
フリップフロップ型位相比較器と、このフリップフロッ
プ型位相比較器の出力により第１クロック信号または第
２クロック信号のいずれかを同期させるクロックを発生
する電圧制御発振器１０６とを備え、第１クロック信号
および第２クロック信号を２個以上Ｍ個までの各ビット
別に入力してそれぞれ位相比較する２個以上Ｍ個までの
フリップフロップ型位相比較器１０４を備えている。 【効果】位相制御情報が増えるので書き込みクロックと
読み出しクロック間の同期状態がＮ＝ｋ×Ｍ＋１なると
きにも一意的に決まり、安定な位相同期状態が得られ
る。
Description
【０００１】
【産業上の利用分野】本発明はディジタル無線伝送に用
いる速度変換回路に関し、特に従属同期システムに適用
される速度変換回路に関する。
いる速度変換回路に関し、特に従属同期システムに適用
される速度変換回路に関する。
【０００２】
【従来の技術】従来の速度変換回路は、図２に示すよう
に、ゲート回路１００、書き込みクロック発生回路１０
１、８ビットメモリ１０２読み出しクロック発生回路１
０３、位相比較回路１０５、電圧制御発振器１０６から
構成されている。次に従来例の動作を説明する。ゲート
回路１００は、一定の規則により送出されたクロック禁
止信号８の制御により入力クロック９の一部を抜いた信
号１０を出力する。書き込みクロック発生回路１０１は
クロックの一部を抜いた信号１０を８分周して８つの異
なる位相を有する書き込みクロック１１−１〜８を出力
する。読み出しクロック発生回路１０３は電圧制御発振
器１０６の出力端子からの入力クロック１２を８分周し
て８つの異なる位相を有する読み出しクロック１３−１
〜８を出力する。位相比較回路１０５は８ビットメモリ
１０２のある特定のメモリ書き込みクロック１１−１と
読み出しクロック１３−１との位相比較を行ない、８ビ
ットメモリ１０２に書き込んだデータの中央点付近を読
み出しクロックがサンプリングされるように読み出しク
ロック発生回路１０３の入力クロック１２を制御する。
つまり、位相比較回路１０５の制御信号１４は、電圧制
御発振器１０６の制御信号となる。今、入力データのク
ロックをＭビット構成として出力データのクロックをＮ
ビット構成とする場合にＭとＮの関係がＮ＝（ｋ×Ｍ）
＋１の関係がなり立つ速度変換を行う。例えばｋ＝１，
Ｍ＝８，（Ｎ＝９）の場合について書き込みクロック１
１−１と読み出しクロック１３−１との位相差と時間の
関係を図で表わすと図３（ａ）のようになる。同様に例
えばＮ＝１０の場合の２つのクロックの位相差を図に表
わすと図３（ｂ）のようになる。図中の矢印はフリップ
フロップ型位相比較器のサンプリング点を示す。Ｎ＝１
０のときは各サンプリング点で毎回異なる位相情報を得
るのに対し、Ｎ＝９のときは毎回同じ位相情報を得る。
すなわちＮ＝１０の場合には位相同期状態が一意的に決
まるのに対し、Ｎ＝９の場合には８通りの位相同期状態
が存在する。
に、ゲート回路１００、書き込みクロック発生回路１０
１、８ビットメモリ１０２読み出しクロック発生回路１
０３、位相比較回路１０５、電圧制御発振器１０６から
構成されている。次に従来例の動作を説明する。ゲート
回路１００は、一定の規則により送出されたクロック禁
止信号８の制御により入力クロック９の一部を抜いた信
号１０を出力する。書き込みクロック発生回路１０１は
クロックの一部を抜いた信号１０を８分周して８つの異
なる位相を有する書き込みクロック１１−１〜８を出力
する。読み出しクロック発生回路１０３は電圧制御発振
器１０６の出力端子からの入力クロック１２を８分周し
て８つの異なる位相を有する読み出しクロック１３−１
〜８を出力する。位相比較回路１０５は８ビットメモリ
１０２のある特定のメモリ書き込みクロック１１−１と
読み出しクロック１３−１との位相比較を行ない、８ビ
ットメモリ１０２に書き込んだデータの中央点付近を読
み出しクロックがサンプリングされるように読み出しク
ロック発生回路１０３の入力クロック１２を制御する。
つまり、位相比較回路１０５の制御信号１４は、電圧制
御発振器１０６の制御信号となる。今、入力データのク
ロックをＭビット構成として出力データのクロックをＮ
ビット構成とする場合にＭとＮの関係がＮ＝（ｋ×Ｍ）
＋１の関係がなり立つ速度変換を行う。例えばｋ＝１，
Ｍ＝８，（Ｎ＝９）の場合について書き込みクロック１
１−１と読み出しクロック１３−１との位相差と時間の
関係を図で表わすと図３（ａ）のようになる。同様に例
えばＮ＝１０の場合の２つのクロックの位相差を図に表
わすと図３（ｂ）のようになる。図中の矢印はフリップ
フロップ型位相比較器のサンプリング点を示す。Ｎ＝１
０のときは各サンプリング点で毎回異なる位相情報を得
るのに対し、Ｎ＝９のときは毎回同じ位相情報を得る。
すなわちＮ＝１０の場合には位相同期状態が一意的に決
まるのに対し、Ｎ＝９の場合には８通りの位相同期状態
が存在する。
【０００３】
【発明が解決しようとする課題】上述した従来の速度変
換回路は、Ｎ＝ｋ×Ｍ＋１なる関係が成り立つ場合に位
相同期状態が一意的に決まらないという欠点がある。
換回路は、Ｎ＝ｋ×Ｍ＋１なる関係が成り立つ場合に位
相同期状態が一意的に決まらないという欠点がある。
【０００４】
【課題を解決するための手段】本発明の速度変換回路は
入力データ信号の周波数をＮ＋１／ＮまたはＮ／Ｎ＋１
（Ｎは整数）倍に変換する速度変換回路であって第１ク
ロック信号に同期する入力データ信号が書き込み入力に
与えられ読み出し出力から第２クロック信号に同期する
出力データが取り出されるＭ（Ｍは２以上の整数）ビッ
トメモリ回路と、前記第１クロック信号を入力し出力が
前記Ｍビットメモリ回路の書き込みクロック信号として
与えられる第１クロック分周器である書き込みクロック
発生回路と、前記第２クロック信号を入力し出力が前記
Ｍビットメモリ回路の読み出しクロック信号として与え
られる第２クロック分周器である読み出しクロック発生
回路と、前記第１クロック分周器の出力と前記第２クロ
ック分周器の出力との位相を比較するフリップフロップ
型位相比較器と、このフリップフロップ型位相比較器の
出力により前記第１クロック信号または前記第２クロッ
ク信号のいずれかを同期させるクロックを発生する電圧
制御発振器とを備えた速度変換回路において、前記フリ
ップフロップ型位相比較器が書き込みクロック信号およ
び読み出しクロック信号を２個以上Ｍ個までの各ビット
別に入力してそれぞれ位相比較する２個以上Ｍ個までの
フリップフロップ型位相比較器を備えている。
入力データ信号の周波数をＮ＋１／ＮまたはＮ／Ｎ＋１
（Ｎは整数）倍に変換する速度変換回路であって第１ク
ロック信号に同期する入力データ信号が書き込み入力に
与えられ読み出し出力から第２クロック信号に同期する
出力データが取り出されるＭ（Ｍは２以上の整数）ビッ
トメモリ回路と、前記第１クロック信号を入力し出力が
前記Ｍビットメモリ回路の書き込みクロック信号として
与えられる第１クロック分周器である書き込みクロック
発生回路と、前記第２クロック信号を入力し出力が前記
Ｍビットメモリ回路の読み出しクロック信号として与え
られる第２クロック分周器である読み出しクロック発生
回路と、前記第１クロック分周器の出力と前記第２クロ
ック分周器の出力との位相を比較するフリップフロップ
型位相比較器と、このフリップフロップ型位相比較器の
出力により前記第１クロック信号または前記第２クロッ
ク信号のいずれかを同期させるクロックを発生する電圧
制御発振器とを備えた速度変換回路において、前記フリ
ップフロップ型位相比較器が書き込みクロック信号およ
び読み出しクロック信号を２個以上Ｍ個までの各ビット
別に入力してそれぞれ位相比較する２個以上Ｍ個までの
フリップフロップ型位相比較器を備えている。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。この
実施例は８ビットを有する受信側速度変換回路であり、
図２の従来例と同一符号は同一の構成である。すなわ
ち、後述する位相比較回路１０４が相違している。図１
において、ゲート回路１００、書き込みクロック発生回
路１０１、読み出しクロック発生回路１０３の動作は従
来例と同様である。位相比較回路１０４は、書き込みク
ロック１１−１〜１１−８と読み出しクロック１３−１
〜１３−８とを入力して比較する８個のフリップフロッ
プ型位相比較器を有し、書き込みクロック１１−１〜８
と読み出しクロック１３−１〜８とを個別に位相比較を
行ない、その結果を出力信号１４として出力する。した
がってＮ＝（ｋ×Ｍ）＋１の場合でＭ＝８，Ｎ＝９の場
合でも８ビットを個別に位相比較し、同期した読み出し
クロックを出力できる。
る。図１は本発明の一実施例のブロック図である。この
実施例は８ビットを有する受信側速度変換回路であり、
図２の従来例と同一符号は同一の構成である。すなわ
ち、後述する位相比較回路１０４が相違している。図１
において、ゲート回路１００、書き込みクロック発生回
路１０１、読み出しクロック発生回路１０３の動作は従
来例と同様である。位相比較回路１０４は、書き込みク
ロック１１−１〜１１−８と読み出しクロック１３−１
〜１３−８とを入力して比較する８個のフリップフロッ
プ型位相比較器を有し、書き込みクロック１１−１〜８
と読み出しクロック１３−１〜８とを個別に位相比較を
行ない、その結果を出力信号１４として出力する。した
がってＮ＝（ｋ×Ｍ）＋１の場合でＭ＝８，Ｎ＝９の場
合でも８ビットを個別に位相比較し、同期した読み出し
クロックを出力できる。
【０００６】
【発明の効果】以上説明したように本発明は、フリップ
フロップ型位相比較器を複数個（８ビットメモリの場合
には８個）設けることにより、位相制御情報が増えるの
で書き込みクロックと読み出しクロック間の同期状態が
Ｎ＝ｋ×Ｍ＋１なるときにも一意的に決まり、安定な位
相同期状態が得られるという効果がある。
フロップ型位相比較器を複数個（８ビットメモリの場合
には８個）設けることにより、位相制御情報が増えるの
で書き込みクロックと読み出しクロック間の同期状態が
Ｎ＝ｋ×Ｍ＋１なるときにも一意的に決まり、安定な位
相同期状態が得られるという効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】従来の速度変換回路のブロック図である。
【図３】従来例の動作を説明する説明図である。
１００ ゲート回路 １０１ 書き込みクロック発生回路 １０２ ８ビットメモリ １０３ 読み出しクロック発生回路 １０４ 位相比較回路 １０５ 位相比較回路 １０６ 電圧制御発振器 ９ 入力クロック １０ 書き込みクロック発生回路入力信号 １１−１〜８ 書き込みクロック １２ 読み出しクロック発生回路入力信号 １３−１〜８ 読み出しクロック １４ 電圧制御発振器制御信号
Claims (1)
- 【請求項１】 入力データ信号の周波数をＮ＋１／Ｎま
たはＮ／Ｎ＋１（Ｎは整数）倍に変換する速度変換回路
であって第１クロック信号に同期する入力データ信号が
書き込み入力に与えられ読み出し出力から第２クロック
信号に同期する出力データが取り出されるＭ（Ｍは２以
上の整数）ビットメモリ回路と、前記第１クロック信号
を入力し出力が前記Ｍビットメモリ回路の書き込みクロ
ック信号として与えられる第１クロック分周器である書
き込みクロック発生回路と、前記第２クロック信号を入
力し出力が前記Ｍビットメモリ回路の読み出しクロック
信号として与えられる第２クロック分周器である読み出
しクロック発生回路と、前記第１クロック分周器の出力
と前記第２クロック分周器の出力との位相を比較するフ
リップフロップ型位相比較器と、このフリップフロップ
型位相比較器の出力により前記第１クロック信号または
前記第２クロック信号のいずれかを同期させるクロック
を発生する電圧制御発振器とを備えた速度変換回路にお
いて、前記フリップフロップ型位相比較器が書き込みク
ロック信号および読み出しクロック信号を２個以上Ｍ個
までの各ビット別に入力してそれぞれ位相比較する２個
以上Ｍ個までのフリップフロップ型位相比較器を備えて
いることを特徴とする速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3245359A JPH0583236A (ja) | 1991-09-25 | 1991-09-25 | 速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3245359A JPH0583236A (ja) | 1991-09-25 | 1991-09-25 | 速度変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583236A true JPH0583236A (ja) | 1993-04-02 |
Family
ID=17132498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3245359A Pending JPH0583236A (ja) | 1991-09-25 | 1991-09-25 | 速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0583236A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146036A (ja) * | 1985-12-20 | 1987-06-30 | Nec Corp | クロツク非同期検出回路 |
-
1991
- 1991-09-25 JP JP3245359A patent/JPH0583236A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146036A (ja) * | 1985-12-20 | 1987-06-30 | Nec Corp | クロツク非同期検出回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970527 |