JPH05265848A - メモリｉｃ - Google Patents
メモリｉｃInfo
- Publication number
- JPH05265848A JPH05265848A JP4062945A JP6294592A JPH05265848A JP H05265848 A JPH05265848 A JP H05265848A JP 4062945 A JP4062945 A JP 4062945A JP 6294592 A JP6294592 A JP 6294592A JP H05265848 A JPH05265848 A JP H05265848A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory cell
- input
- output
- signal
- Prior art date
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- Withdrawn
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- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【構成】アドレスバッファ１はアドレス入力信号１０を
受信する。メモリセルアレイ５は複数語のデータを記憶
する。アドレスカウンタ２は、プリセット信号によりプ
リセット可能である。アドレスセレクタ３は、アドレス
入力信号とアドレスカウンタ２の出力とをアドレス選択
信号により切り換えて出力する。アドレスコントローラ
４は、アドレスセレクタ３の出力アドレスからメモリセ
ルアレイ５の特定の一語を選択する。入出力データコン
トローラ６は、選択された特定のメモリセルに対する外
部からの入力データの書き込み、あるいは選択されたメ
モリセルの記憶データの外部への読み出しを行う。 【効果】メモリセルへのランダムアクセスおよび特別な
外付回路なしに高速に連続アドレスのアクセスができ処
理が簡単になる。
受信する。メモリセルアレイ５は複数語のデータを記憶
する。アドレスカウンタ２は、プリセット信号によりプ
リセット可能である。アドレスセレクタ３は、アドレス
入力信号とアドレスカウンタ２の出力とをアドレス選択
信号により切り換えて出力する。アドレスコントローラ
４は、アドレスセレクタ３の出力アドレスからメモリセ
ルアレイ５の特定の一語を選択する。入出力データコン
トローラ６は、選択された特定のメモリセルに対する外
部からの入力データの書き込み、あるいは選択されたメ
モリセルの記憶データの外部への読み出しを行う。 【効果】メモリセルへのランダムアクセスおよび特別な
外付回路なしに高速に連続アドレスのアクセスができ処
理が簡単になる。
Description
【０００１】
【産業上の利用分野】本発明はメモリＩＣに関し、特に
メモリセルアレイのアドレスの供給方法に関する。
メモリセルアレイのアドレスの供給方法に関する。
【０００２】
【従来の技術】従来、メモリＩＣにおいては、図２に示
すように、外部アドレス入力信号１０は、アドレスバッ
ファ１を介して直接アドレスコントローラ４へ入力され
るか、あるいは図３に示すように、アドレスカウンタ２
による連続アドレス制御機能だけを有する構造となって
いる。
すように、外部アドレス入力信号１０は、アドレスバッ
ファ１を介して直接アドレスコントローラ４へ入力され
るか、あるいは図３に示すように、アドレスカウンタ２
による連続アドレス制御機能だけを有する構造となって
いる。
【０００３】
【発明が解決しようとする課題】上述した従来のメモリ
ＩＣは、図２に示すものでは、例えば通信用バッファと
して使用する場合、アドレスのアクセスとしては、連続
的に使用することが多く、このとき高速にアクセスしよ
うとすると外部にアドレスカウンタを設けなければなら
ず、またマイクロプロセッサでアクセスする場合、ソフ
トウェアによるアドレスカウンタを必要とし、煩雑な処
理を必要とするという欠点を有している。
ＩＣは、図２に示すものでは、例えば通信用バッファと
して使用する場合、アドレスのアクセスとしては、連続
的に使用することが多く、このとき高速にアクセスしよ
うとすると外部にアドレスカウンタを設けなければなら
ず、またマイクロプロセッサでアクセスする場合、ソフ
トウェアによるアドレスカウンタを必要とし、煩雑な処
理を必要とするという欠点を有している。
【０００４】また、図３に示すものでは、連続的なアド
レスに対するアクセスは高速に行うことができるが、ラ
ンダムなアクセスができないため、特定位置のデータ、
例えば通信パケット中の送信先アドレスなどを直接読み
書きできず、一度他のランダムなアクセス可能なメモリ
へ転送した後に処理しなければならないという欠点を有
している。
レスに対するアクセスは高速に行うことができるが、ラ
ンダムなアクセスができないため、特定位置のデータ、
例えば通信パケット中の送信先アドレスなどを直接読み
書きできず、一度他のランダムなアクセス可能なメモリ
へ転送した後に処理しなければならないという欠点を有
している。
【０００５】本発明の目的は、メモリセルへのランダム
アクセスはもとより、特別な外付回路なしに高速に連続
アドレスへのアクセスが可能となり、またマイクロプロ
セッサなどで制御する場合でも、連続したメモリセルへ
のアクセスのためのソフトウェアによるアドレスカウン
タやランダムアクセス用の外付メモリ回路が不要となり
処理が簡単になるメモリＩＣを提供することにある。
アクセスはもとより、特別な外付回路なしに高速に連続
アドレスへのアクセスが可能となり、またマイクロプロ
セッサなどで制御する場合でも、連続したメモリセルへ
のアクセスのためのソフトウェアによるアドレスカウン
タやランダムアクセス用の外付メモリ回路が不要となり
処理が簡単になるメモリＩＣを提供することにある。
【０００６】
【課題を解決するための手段】本発明のメモリＩＣは、
（Ａ）複数語のデータを記憶するメモリセルアレイ、
（Ｂ）プリセット信号によりプリセット可能なアドレス
カウンタ、（Ｃ）アドレス入力信号と前記アドレスカウ
ンタの出力とをアドレス選択信号により切り換えて出力
するアドレスセレクタ、（Ｄ）前記アドレスセレクタの
出力アドレスから前記メモリセルアレイの特定の一語を
選択するアドレスコントローラ、（Ｅ）選択された特定
のメモリセルに対する外部からの入力データの書き込
み、あるいは選択されたメモリセルの記憶データの外部
への読み出しを行う入出力データコントローラ、を備
え、前記外部プリセット信号が真の場合のメモリアクセ
スに関しては、そのときの外部アドレス入力をアドレス
カウンタにプリセットし、前記アドレスセレクタの出力
としてアドレスカウンタが選択されている場合はメモリ
アクセスの度にアドレスカウンタの値を更新するように
構成されている。
（Ａ）複数語のデータを記憶するメモリセルアレイ、
（Ｂ）プリセット信号によりプリセット可能なアドレス
カウンタ、（Ｃ）アドレス入力信号と前記アドレスカウ
ンタの出力とをアドレス選択信号により切り換えて出力
するアドレスセレクタ、（Ｄ）前記アドレスセレクタの
出力アドレスから前記メモリセルアレイの特定の一語を
選択するアドレスコントローラ、（Ｅ）選択された特定
のメモリセルに対する外部からの入力データの書き込
み、あるいは選択されたメモリセルの記憶データの外部
への読み出しを行う入出力データコントローラ、を備
え、前記外部プリセット信号が真の場合のメモリアクセ
スに関しては、そのときの外部アドレス入力をアドレス
カウンタにプリセットし、前記アドレスセレクタの出力
としてアドレスカウンタが選択されている場合はメモリ
アクセスの度にアドレスカウンタの値を更新するように
構成されている。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は、本発明のメモリＩＣの一実施例を
示すブロック図である。
示すブロック図である。
【０００９】図１に示す本実施例のメモリＩＣは、アド
レス入力信号１０を受信するアドレスバッファ１、複数
語のデータを記憶するメモリセルアレイ５、プリセット
信号によりプリセット可能なアドレスカウンタ２、アド
レス入力信号とアドレスカウンタ２の出力をアドレス選
択信号により切り換えて出力するアドレスセレクタ３、
アドレスセレクタ３の出力アドレスからメモリセルアレ
イ５の特定の一語を選択するアドレスコントローラ４、
選択された特定のメモリセルに対する外部からの入力デ
ータの書き込み、あるいは選択されたメモリセルの記憶
データの外部への読み出しを行う入出力データコントロ
ーラ６から構成されている。
レス入力信号１０を受信するアドレスバッファ１、複数
語のデータを記憶するメモリセルアレイ５、プリセット
信号によりプリセット可能なアドレスカウンタ２、アド
レス入力信号とアドレスカウンタ２の出力をアドレス選
択信号により切り換えて出力するアドレスセレクタ３、
アドレスセレクタ３の出力アドレスからメモリセルアレ
イ５の特定の一語を選択するアドレスコントローラ４、
選択された特定のメモリセルに対する外部からの入力デ
ータの書き込み、あるいは選択されたメモリセルの記憶
データの外部への読み出しを行う入出力データコントロ
ーラ６から構成されている。
【００１０】次に、動作を説明する。
【００１１】図１において、外部よりのアドレス入力信
号１０（ＡＤＤ）は、まずアドレスバッファ１を介して
アドレスカウンタ２のプリセット入力端子Ｄおよびアド
レスセレクタ３のＢ入力端子へ供給される。また、アド
レスカウンタ２の出力はアドレスセレクタ３の他方のＡ
入力端子へ入力され、アドレスセレクタ３は、アドレス
選択信号１３（ＳＥＬ）に応じてＡ入力あるいはＢ入力
のいずれかをアドレスコントローラ４へ出力する。アド
レスコントローラ４では、入力されたアドレス信号によ
りメモリセルアレイ５の特定のセルを選択し、イネーブ
ル信号１４（ＣＥ）が真のときで、かつ読み出し信号１
１（ＲＤ）が真のとき、選択されたメモリセルに記憶さ
れているデータを入出力データコントローラ６を通して
出力データ１５（ＤＡＴＡ）として出力する。一方、イ
ネーブル信号１４（ＣＥ）が真のときでかつ書き込み信
号１２（ＷＲ）が真のときには入力データ１５（ＤＡＴ
Ａ）を入出力データコントローラ６を介して選択された
メモリセルに書き込む。
号１０（ＡＤＤ）は、まずアドレスバッファ１を介して
アドレスカウンタ２のプリセット入力端子Ｄおよびアド
レスセレクタ３のＢ入力端子へ供給される。また、アド
レスカウンタ２の出力はアドレスセレクタ３の他方のＡ
入力端子へ入力され、アドレスセレクタ３は、アドレス
選択信号１３（ＳＥＬ）に応じてＡ入力あるいはＢ入力
のいずれかをアドレスコントローラ４へ出力する。アド
レスコントローラ４では、入力されたアドレス信号によ
りメモリセルアレイ５の特定のセルを選択し、イネーブ
ル信号１４（ＣＥ）が真のときで、かつ読み出し信号１
１（ＲＤ）が真のとき、選択されたメモリセルに記憶さ
れているデータを入出力データコントローラ６を通して
出力データ１５（ＤＡＴＡ）として出力する。一方、イ
ネーブル信号１４（ＣＥ）が真のときでかつ書き込み信
号１２（ＷＲ）が真のときには入力データ１５（ＤＡＴ
Ａ）を入出力データコントローラ６を介して選択された
メモリセルに書き込む。
【００１２】また、読み出し信号１１（ＲＤ）と書き込
み信号１２（ＷＲ）は、ＯＲ回路７により論理和がとら
れると同時にその出力はイネーブル信号１４（ＣＥ）と
ＡＮＤ回路８により論理積がとられ、アドレスカウンタ
２のクロック入力（ＣＫ）となる。アドレス選択信号１
３（ＳＥＬ）は、アドレスセレクタの入力選択端子（Ｓ
ＥＬ）に接続されアドレスコントローラ４へのアドレス
入力を選択すると同時に、アドレスカウンタ２のイネー
ブル端子（ＥＮ）にも接続され、アドレスカウンタ出力
がアドレスコントローラへ供給されるときのみアドレス
カウンタのカウントが可能となる。アドレスカウンタ２
のカウント方向、すなわちインクリメントかデクリメン
トかはカウント方向信号１６（ＵＰ／Ｄ）により制御さ
れ、またプリセット信号１７（ＰＳ）が真のときのＣＫ
入力により、アドレスカウンタ２はアドレス入力信号が
カウンタ内にプリセットされる。
み信号１２（ＷＲ）は、ＯＲ回路７により論理和がとら
れると同時にその出力はイネーブル信号１４（ＣＥ）と
ＡＮＤ回路８により論理積がとられ、アドレスカウンタ
２のクロック入力（ＣＫ）となる。アドレス選択信号１
３（ＳＥＬ）は、アドレスセレクタの入力選択端子（Ｓ
ＥＬ）に接続されアドレスコントローラ４へのアドレス
入力を選択すると同時に、アドレスカウンタ２のイネー
ブル端子（ＥＮ）にも接続され、アドレスカウンタ出力
がアドレスコントローラへ供給されるときのみアドレス
カウンタのカウントが可能となる。アドレスカウンタ２
のカウント方向、すなわちインクリメントかデクリメン
トかはカウント方向信号１６（ＵＰ／Ｄ）により制御さ
れ、またプリセット信号１７（ＰＳ）が真のときのＣＫ
入力により、アドレスカウンタ２はアドレス入力信号が
カウンタ内にプリセットされる。
【００１３】いま、アドレス選択信号１３（ＳＥＬ）を
Ｂ入力を選択するようにすると、メモリセルアレイ５へ
のアクセスは一般的なＲＡＭと同じくランダムに行うこ
とができ、またアドレス選択信号１３（ＳＥＬ）をＡ入
力を選択するようにセットすると、メモリセルアレイ５
のアクセスごとに自動的にアドレスカウンタがカウント
方向信号１６（ＵＰ／Ｄ）の値によりインクリメントあ
るいはデクリメントされ、アドレス入力信号１０（ＡＤ
Ｄ）の値にかかわらず、連続的なデータの読み書きが可
能となる。従って、例えばマイクロプロセッサで連続的
にデータをアクセスする場合でも、最初に初期アドレス
をアドレスカウンタにプリセットするためにダミーアク
セスするだけで以後ソフトウェアによるアドレス管理の
必要なしに連続データの入出力を行うことができる。
Ｂ入力を選択するようにすると、メモリセルアレイ５へ
のアクセスは一般的なＲＡＭと同じくランダムに行うこ
とができ、またアドレス選択信号１３（ＳＥＬ）をＡ入
力を選択するようにセットすると、メモリセルアレイ５
のアクセスごとに自動的にアドレスカウンタがカウント
方向信号１６（ＵＰ／Ｄ）の値によりインクリメントあ
るいはデクリメントされ、アドレス入力信号１０（ＡＤ
Ｄ）の値にかかわらず、連続的なデータの読み書きが可
能となる。従って、例えばマイクロプロセッサで連続的
にデータをアクセスする場合でも、最初に初期アドレス
をアドレスカウンタにプリセットするためにダミーアク
セスするだけで以後ソフトウェアによるアドレス管理の
必要なしに連続データの入出力を行うことができる。
【００１４】
【発明の効果】以上説明したように、本発明のメモリＩ
Ｃは、複数語のデータを記憶するメモリセルアレイと、
外部プリセット信号によりプリセット可能なアドレスカ
ウンタと、アドレス入力信号と前記アドレスカウンタの
出力とをアドレス選択信号により切り換えて出力するア
ドレスセレクタと、前記アドレスセレクタの出力よりメ
モリセルアレイの特定のメモリセルを選択するアドレス
コントローラと、選択されたメモリセルに対して、デー
タの入出力を行う入出力データコントローラとを備え、
かつプリセット信号が真の場合のメモリアクセスに対し
ては、そのときのアドレス入力をアドレスカウンタにプ
リセットし、またアドレスセレクタの出力としてアドレ
スカウンタからの入力が選択されている場合には、メモ
リアクセスの度にアドレスカウンタをインクリメントあ
るいはデクリメントできるようにすることにより、メモ
リセルへのランダムアクセスはもとより、特別な外付回
路なしに高速に連続アドレスへのアクセスが可能とな
り、またマイクロプロセッサなどで制御する場合でも、
連続したメモリセルへのアクセスのためのソフトウェア
によるアドレスカウンタやランダムアクセス用の外付メ
モリ回路が不要となり処理が簡単になるという効果を有
している。
Ｃは、複数語のデータを記憶するメモリセルアレイと、
外部プリセット信号によりプリセット可能なアドレスカ
ウンタと、アドレス入力信号と前記アドレスカウンタの
出力とをアドレス選択信号により切り換えて出力するア
ドレスセレクタと、前記アドレスセレクタの出力よりメ
モリセルアレイの特定のメモリセルを選択するアドレス
コントローラと、選択されたメモリセルに対して、デー
タの入出力を行う入出力データコントローラとを備え、
かつプリセット信号が真の場合のメモリアクセスに対し
ては、そのときのアドレス入力をアドレスカウンタにプ
リセットし、またアドレスセレクタの出力としてアドレ
スカウンタからの入力が選択されている場合には、メモ
リアクセスの度にアドレスカウンタをインクリメントあ
るいはデクリメントできるようにすることにより、メモ
リセルへのランダムアクセスはもとより、特別な外付回
路なしに高速に連続アドレスへのアクセスが可能とな
り、またマイクロプロセッサなどで制御する場合でも、
連続したメモリセルへのアクセスのためのソフトウェア
によるアドレスカウンタやランダムアクセス用の外付メ
モリ回路が不要となり処理が簡単になるという効果を有
している。
【図１】本発明のメモリＩＣの一実施例を示すブロック
図である。
図である。
【図２】従来技術のメモリＩＣのブロック図である。
【図３】図２のバッファの代りにアドレスカウンタを用
いた場合のメモリＩＣのブロック図である。
いた場合のメモリＩＣのブロック図である。
１ アドレスバッファ ２ アドレスカウンタ ３ アドレスセレクタ ４ アドレスコントローラ ５ メモリセルアレイ ６ 入出力データコントローラ ７ ＯＲ回路 ８ ＡＮＤ回路 １０ アドレス入力信号 １１ 読み出し信号 １２ 書き込み信号 １３ アドレス選択信号 １４ イネーブル信号 １５ 入出力データ １６ カウント方向信号 １７ プリセット信号
Claims (1)
- 【請求項１】（Ａ）複数語のデータを記憶するメモリセ
ルアレイ、（Ｂ）プリセット信号によりプリセット可能
なアドレスカウンタ、（Ｃ）アドレス入力信号と前記ア
ドレスカウンタの出力とをアドレス選択信号により切り
換えて出力するアドレスセレクタ、（Ｄ）前記アドレス
セレクタの出力アドレスから前記メモリセルアレイの特
定の一語を選択するアドレスコントローラ、（Ｅ）選択
された特定のメモリセルに対する外部からの入力データ
の書き込み、あるいは選択されたメモリセルの記憶デー
タの外部への読み出しを行う入出力データコントロー
ラ、を備え、前記外部プリセット信号が真の場合のメモ
リアクセスに関しては、そのときの外部アドレス入力を
アドレスカウンタにプリセットし、前記アドレスセレク
タの出力としてアドレスカウンタが選択されている場合
はメモリアクセスの度にアドレスカウンタの値を更新す
ることを特徴とするメモリＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062945A JPH05265848A (ja) | 1992-03-19 | 1992-03-19 | メモリｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062945A JPH05265848A (ja) | 1992-03-19 | 1992-03-19 | メモリｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05265848A true JPH05265848A (ja) | 1993-10-15 |
Family
ID=13214956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4062945A Withdrawn JPH05265848A (ja) | 1992-03-19 | 1992-03-19 | メモリｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05265848A (ja) |
-
1992
- 1992-03-19 JP JP4062945A patent/JPH05265848A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |