JPH05267624A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05267624A JPH05267624A JP5867392A JP5867392A JPH05267624A JP H05267624 A JPH05267624 A JP H05267624A JP 5867392 A JP5867392 A JP 5867392A JP 5867392 A JP5867392 A JP 5867392A JP H05267624 A JPH05267624 A JP H05267624A
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- JP
- Japan
- Prior art keywords
- cells
- type
- integrated circuit
- semiconductor chip
- circuit device
- Prior art date
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- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 230000000694 effects Effects 0.000 abstract description 3
- 239000011159 matrix material Substances 0.000 abstract description 3
- 230000012447 hatching Effects 0.000 description 2
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】自動配線の効率を向上させ、未配線を未然に防
ぐ。 【構成】入力端子のＹ方向の位置がたがいに異なる第１
の種類の基本セルと第２の種類の基本セルとをＸ方向に
交互に配列させる。 【効果】両基本セルの入力端子がＸ方向に延在する同一
の格子に位置せず、基本セルの種類毎に入力端子の位置
が異なるから、所望の回路においてセル使用率が高く、
配線密度が大でもファンクションブロックとファンクシ
ョンブロックとの接続配線が容易になり、配線効率が向
上される。
ぐ。 【構成】入力端子のＹ方向の位置がたがいに異なる第１
の種類の基本セルと第２の種類の基本セルとをＸ方向に
交互に配列させる。 【効果】両基本セルの入力端子がＸ方向に延在する同一
の格子に位置せず、基本セルの種類毎に入力端子の位置
が異なるから、所望の回路においてセル使用率が高く、
配線密度が大でもファンクションブロックとファンクシ
ョンブロックとの接続配線が容易になり、配線効率が向
上される。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に係
わり、特にゲートアレイ方式の半導体集積回路装置に関
する。
わり、特にゲートアレイ方式の半導体集積回路装置に関
する。
【０００２】
【従来の技術】従来のゲートアレイ方式の半導体集積回
路装置は図５に示す様に、半導体チップ５１の周辺に入
出力バッファ５２が配列され、その内側に同一種類の基
本セルすなわち入力端子の位置が同一の基本セル５３が
マトリックス状に規則正しく配列されていた。
路装置は図５に示す様に、半導体チップ５１の周辺に入
出力バッファ５２が配列され、その内側に同一種類の基
本セルすなわち入力端子の位置が同一の基本セル５３が
マトリックス状に規則正しく配列されていた。
【０００３】
【発明が解決しようとする課題】この従来のゲートアレ
イ方式の半導体集積回路装置では、半導体チップ上の基
本セルの入力端子の位置が同一の格子上に位置する為、
自動による配線で基本セルによって構成されたファンク
ションブロックとファンクションブロックとを接続配線
する場合、配線の多さによって所望のファンクションブ
ロックの入力端子に接続できず、未配線が発生するとい
う問題点があった。
イ方式の半導体集積回路装置では、半導体チップ上の基
本セルの入力端子の位置が同一の格子上に位置する為、
自動による配線で基本セルによって構成されたファンク
ションブロックとファンクションブロックとを接続配線
する場合、配線の多さによって所望のファンクションブ
ロックの入力端子に接続できず、未配線が発生するとい
う問題点があった。
【０００４】
【課題を解決するための手段】本発明の特徴は、入力端
子の位置がそれぞれ異なる基本セルを２種類以上有し、
半導体チップの第１の方向に前記異なる種類の基本セル
を規則的に組合わせて配列されているゲートアレイ方式
の半導体集積回路装置にある。ここで、前記第１の方向
と直角方向の第２の方向には同一種類の基本セルが配列
されていることが好ましい。また、前記第１の方向に、
第１の種類の基本セルと第２の種類の基本セルとが１個
ずつ交互に配列されていることができる。あるいは、第
１の種類の基本セルと第１の種類の基本セルとの間に複
数個の第２の種類の基本セルが配置されて前記第１の方
向に規則的に配列されていることができる。
子の位置がそれぞれ異なる基本セルを２種類以上有し、
半導体チップの第１の方向に前記異なる種類の基本セル
を規則的に組合わせて配列されているゲートアレイ方式
の半導体集積回路装置にある。ここで、前記第１の方向
と直角方向の第２の方向には同一種類の基本セルが配列
されていることが好ましい。また、前記第１の方向に、
第１の種類の基本セルと第２の種類の基本セルとが１個
ずつ交互に配列されていることができる。あるいは、第
１の種類の基本セルと第１の種類の基本セルとの間に複
数個の第２の種類の基本セルが配置されて前記第１の方
向に規則的に配列されていることができる。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の半導体チップを示す
平面図である。
る。図１は本発明の第１の実施例の半導体チップを示す
平面図である。
【０００６】半導体チップ１１の周辺に入出力バッファ
１２が配列され、その内側に、第１の種類の基本セル
（右上りのハッチングで示す）１３と、この第１の種類
の基本セル１３と入力端子の位置およびその配線層のみ
が異なる第２の種類の基本セル（ハッチング無し）１４
とがマトリックス状に規則正しく配列されている。すな
わち、半導体チップのＹ方向には同一の種類の基本セル
が配列され、Ｙ方向と直角方向のＸ方向には第１の種類
の基本セル１３と第２の種類の基本セル１４とが１個ず
つ交互に配列されている。
１２が配列され、その内側に、第１の種類の基本セル
（右上りのハッチングで示す）１３と、この第１の種類
の基本セル１３と入力端子の位置およびその配線層のみ
が異なる第２の種類の基本セル（ハッチング無し）１４
とがマトリックス状に規則正しく配列されている。すな
わち、半導体チップのＹ方向には同一の種類の基本セル
が配列され、Ｙ方向と直角方向のＸ方向には第１の種類
の基本セル１３と第２の種類の基本セル１４とが１個ず
つ交互に配列されている。
【０００７】図２に示す様に、第１の種類の基本セル１
３と第２の種類の基本セル１４はたがいに同じ幅Ｗ，同
じ長さＬ，同じ面積を有している。しかし、第１の種類
の基本セル１３の２個の入力電極２４，２４間のＹ方向
の間隔より第２の種類の基本セル１４の２個の入力電極
２５，２５間のＹ方向の間隔が大きく、かつ入力電極２
４と入力電極２５とはＹ方向においてたがいに異なる所
に位置している。
３と第２の種類の基本セル１４はたがいに同じ幅Ｗ，同
じ長さＬ，同じ面積を有している。しかし、第１の種類
の基本セル１３の２個の入力電極２４，２４間のＹ方向
の間隔より第２の種類の基本セル１４の２個の入力電極
２５，２５間のＹ方向の間隔が大きく、かつ入力電極２
４と入力電極２５とはＹ方向においてたがいに異なる所
に位置している。
【０００８】これにより、図３に示す様に、第１の種類
の基本セル１３の入力電極２４と第２の種類の基本セル
１４の入力電極２５とは同一の格子２６上には位置せ
ず、基本セルの種類毎に入力端子の位置が異なる為、所
望の回路に於てセル使用率が高く、配線密度が大きくと
もファンクションブロックとファンクションブロックと
の接続配線が容易になり、配線効率の向上に効果は大で
ある。尚、図３ではＧＮＤ線２８や電源線２７と同様に
格子もＹ方向の所定の位置において、Ｘ方向を延在する
格子２６を示している。
の基本セル１３の入力電極２４と第２の種類の基本セル
１４の入力電極２５とは同一の格子２６上には位置せ
ず、基本セルの種類毎に入力端子の位置が異なる為、所
望の回路に於てセル使用率が高く、配線密度が大きくと
もファンクションブロックとファンクションブロックと
の接続配線が容易になり、配線効率の向上に効果は大で
ある。尚、図３ではＧＮＤ線２８や電源線２７と同様に
格子もＹ方向の所定の位置において、Ｘ方向を延在する
格子２６を示している。
【０００９】図４は本発明の第２の実施例の半導体チッ
プの平面図である。尚、図４において図１乃至図３と同
一の箇所は同じ符号で示している。この実施例では第１
の実施例と同様に半導体チップのＹ方向には同一の種類
の基本セルが配列されているが、Ｙ方向と直角方向のＸ
方向では、１個の第１の種類の基本セル１３と２個の第
２の種類の基本セル１４とが交互に配列されている。こ
の第２の実施例も第１の実施例と同様に半導体チップ上
の各基本セルの入力端子の位置が規則性をもって異なる
格子上に位置する為に配線効率がよくなり、効果は大で
ある。
プの平面図である。尚、図４において図１乃至図３と同
一の箇所は同じ符号で示している。この実施例では第１
の実施例と同様に半導体チップのＹ方向には同一の種類
の基本セルが配列されているが、Ｙ方向と直角方向のＸ
方向では、１個の第１の種類の基本セル１３と２個の第
２の種類の基本セル１４とが交互に配列されている。こ
の第２の実施例も第１の実施例と同様に半導体チップ上
の各基本セルの入力端子の位置が規則性をもって異なる
格子上に位置する為に配線効率がよくなり、効果は大で
ある。
【００１０】
【発明の効果】以上説明したように本発明は、入力端子
の位置がそれぞれ異なる第１の種類の基本セルおよび第
２の種類の基本セルを有し、半導体チップの一方の方向
（Ｘ方向）に規則性をもって上記第１の種類の基本セル
および第２の種類の基本セルを配置することにより、半
導体チップ上の各基本セルの入力端子の位置がある規則
性をもって異なる格子上に位置する為、所望の回路を自
動配線する場合に配線効率がよくなり、セル使用率の高
い回路の自動配線が容易に可能となり、また未配線がな
くなることで設計期間の短縮という効果も有する。
の位置がそれぞれ異なる第１の種類の基本セルおよび第
２の種類の基本セルを有し、半導体チップの一方の方向
（Ｘ方向）に規則性をもって上記第１の種類の基本セル
および第２の種類の基本セルを配置することにより、半
導体チップ上の各基本セルの入力端子の位置がある規則
性をもって異なる格子上に位置する為、所望の回路を自
動配線する場合に配線効率がよくなり、セル使用率の高
い回路の自動配線が容易に可能となり、また未配線がな
くなることで設計期間の短縮という効果も有する。
【図１】本発明の第１の実施例の半導体チップを示す平
面図である。
面図である。
【図２】本発明の第１の実施例における第１の種類の基
本セルおよび第２の種類の基本セルを拡大して示した平
面図である。
本セルおよび第２の種類の基本セルを拡大して示した平
面図である。
【図３】本発明の第１の実施例の半導体チップの一部を
拡大して示した平面図である。
拡大して示した平面図である。
【図４】本発明の第２の実施例の半導体チップを示す平
面図である。
面図である。
【図５】従来技術の半導体チップを示す平面図である。
１１，５１ 半導体チップ １２，５２ 入出力バッファ １３ 第１の種類の基本セル １４ 第２の種類の基本セル ２４ 第１の種類の基本セルの入力端子 ２５ 第２の種類の基本セルの入力端子 ２６ 格子 ２７ 電源線 ２８ ＧＮＤ線 ５３ 基本セル
Claims (4)
- 【請求項１】 入力端子の位置がそれぞれ異なる基本セ
ルを２種類以上有し、半導体チップの第１の方向に前記
異なる種類の基本セルを規則的に組合わせて配列されて
いる事を特徴とするゲートアレイ方式の半導体集積回路
装置。 - 【請求項２】 前記第１の方向と直角方向の第２の方向
には同一種類の基本セルが配列されている事を特徴とす
る請求項１に記載の半導体集積回路装置。 - 【請求項３】 前記第１の方向に、第１の種類の基本セ
ルと第２の種類の基本セルとが１個ずつ交互に配列され
ている事を特徴とする請求項１もしくは請求項２に記載
の半導体集積回路装置。 - 【請求項４】 第１の種類の基本セルと第１の種類の基
本セルとの間に複数個の第２の種類の基本セルが配置さ
れて前記第１の方向に規則的に配列されている事を特徴
とする請求項１もしくは請求項２に記載の半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5867392A JPH05267624A (ja) | 1992-03-17 | 1992-03-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5867392A JPH05267624A (ja) | 1992-03-17 | 1992-03-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267624A true JPH05267624A (ja) | 1993-10-15 |
Family
ID=13091105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5867392A Withdrawn JPH05267624A (ja) | 1992-03-17 | 1992-03-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267624A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011210189A (ja) * | 2010-03-30 | 2011-10-20 | Fujitsu Semiconductor Ltd | 半導体装置の設計方法、プログラム、及び設計支援装置 |
-
1992
- 1992-03-17 JP JP5867392A patent/JPH05267624A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011210189A (ja) * | 2010-03-30 | 2011-10-20 | Fujitsu Semiconductor Ltd | 半導体装置の設計方法、プログラム、及び設計支援装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |