JPH05243533A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05243533A JPH05243533A JP3999192A JP3999192A JPH05243533A JP H05243533 A JPH05243533 A JP H05243533A JP 3999192 A JP3999192 A JP 3999192A JP 3999192 A JP3999192 A JP 3999192A JP H05243533 A JPH05243533 A JP H05243533A
- Authority
- JP
- Japan
- Prior art keywords
- internal cell
- functional block
- power consumption
- wiring
- type functional
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000003491 array Methods 0.000 abstract description 7
- 230000000694 effects Effects 0.000 description 5
- 230000009977 dual effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】内部セルアレイ上の電源配線領域を小さくし、
自動配線領域を確保すること。 【構成】チップ７０の内側に低消費電力型機能ブロック
用内部セルアレイ１，入出力外部セル側に高消費電力型
機能ブロック用内部セルアレイ２を配置し、各内部セル
アレイ１，２上の電源配線幅を消費電力別に備える。
自動配線領域を確保すること。 【構成】チップ７０の内側に低消費電力型機能ブロック
用内部セルアレイ１，入出力外部セル側に高消費電力型
機能ブロック用内部セルアレイ２を配置し、各内部セル
アレイ１，２上の電源配線幅を消費電力別に備える。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にマスタースライス方式半導体集積回路装置の内
部セルアレイ電源配線に関する。
し、特にマスタースライス方式半導体集積回路装置の内
部セルアレイ電源配線に関する。
【０００２】
【従来の技術】従来のマスタースライス方式半導体集積
回路装置の内部セルは、セルアレイ内に配置配線される
機能ブロックの種類，配置位置，配置数によらず、配線
抵抗による電位シフト量を保証する配線幅の電源配線を
有している。
回路装置の内部セルは、セルアレイ内に配置配線される
機能ブロックの種類，配置位置，配置数によらず、配線
抵抗による電位シフト量を保証する配線幅の電源配線を
有している。
【０００３】このような従来の半導体集積回路装置を、
図５，図６に示す。
図５，図６に示す。
【０００４】図５において、本半導体チップ５０は、低
消費電力高消費電力兼用型機能ブロック用内部セルアレ
イ３６上の格子状の電源配線４０が幅広くしめており、
この周囲に電源配線３７があり、その外側に多数の外部
パッド３８が配列されている。また、入出力外部セル３
９も配列されている。
消費電力高消費電力兼用型機能ブロック用内部セルアレ
イ３６上の格子状の電源配線４０が幅広くしめており、
この周囲に電源配線３７があり、その外側に多数の外部
パッド３８が配列されている。また、入出力外部セル３
９も配列されている。
【０００５】図６において、本半導体チップ６０は、低
消費電力高消費電力兼用型機能ブロック用内部セルアレ
イ４１上の平行線状の電源配線があり、この周囲に、電
源配線４２，入出力外部セル４４，外部パッド４３が配
列されている。
消費電力高消費電力兼用型機能ブロック用内部セルアレ
イ４１上の平行線状の電源配線があり、この周囲に、電
源配線４２，入出力外部セル４４，外部パッド４３が配
列されている。
【０００６】
【発明が解決しようとする課題】この従来のマスタース
ライス方式半導体集積回路装置の内部セル電源配線４
０，４５は、全内部セルアレイ行列に高消費電力型機能
セルを配置した場合にも配線抵抗による電源電位シフト
量を保証できる電源配線幅としなければならず、このた
めには内部セル当りの電源配線４０，４５の領域を大き
くとる必要があり、セルサイズを大きくするか、あるい
は自動配線領域を小さくしなければならないという問題
点があった。
ライス方式半導体集積回路装置の内部セル電源配線４
０，４５は、全内部セルアレイ行列に高消費電力型機能
セルを配置した場合にも配線抵抗による電源電位シフト
量を保証できる電源配線幅としなければならず、このた
めには内部セル当りの電源配線４０，４５の領域を大き
くとる必要があり、セルサイズを大きくするか、あるい
は自動配線領域を小さくしなければならないという問題
点があった。
【０００７】本発明の目的は、前記問題点を解決し、電
源配線領域を大きくせずに済むようにした半導体集積回
路装置を提供することにある。
源配線領域を大きくせずに済むようにした半導体集積回
路装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
装置の構成は、半導体チップの内側に低消費電力の機能
ブロックが配置される第１の内部セルを配置し、前記内
側の外側にある入出力外部セルに高消費電力の機能ブロ
ックが配置される第２の内部セルを配置したことを特徴
とする。
装置の構成は、半導体チップの内側に低消費電力の機能
ブロックが配置される第１の内部セルを配置し、前記内
側の外側にある入出力外部セルに高消費電力の機能ブロ
ックが配置される第２の内部セルを配置したことを特徴
とする。
【０００９】
【実施例】図１は本発明の第１の実施例の半導体集積回
路装置を示す平面図である。
路装置を示す平面図である。
【００１０】図１において、本実施例の半導体集積回路
装置は、半導体チップ７０の内側に、低消費電力型機能
ブロック配置用内部セルアレイ１，入出力外部ブロック
５側に高消費電力型機能ブロック配置用内部セルアレイ
２を配置する。その外側に、入出力外部セル５，外部パ
ッド４が配列される。電源配線３は、チップ７０を周回
し、内部セルアレイ１，２に供給する。
装置は、半導体チップ７０の内側に、低消費電力型機能
ブロック配置用内部セルアレイ１，入出力外部ブロック
５側に高消費電力型機能ブロック配置用内部セルアレイ
２を配置する。その外側に、入出力外部セル５，外部パ
ッド４が配列される。電源配線３は、チップ７０を周回
し、内部セルアレイ１，２に供給する。
【００１１】また、前記電源配線３は、内部セルアレイ
１，２において、それぞれ消費電力に見合った配線幅，
いわゆる低消費電力型機能ブロック配置用内部セル１上
は配線７幅は小さく、高消費電力型機能ブロック配置用
内部セル２上は配線６の幅が大となる。
１，２において、それぞれ消費電力に見合った配線幅，
いわゆる低消費電力型機能ブロック配置用内部セル１上
は配線７幅は小さく、高消費電力型機能ブロック配置用
内部セル２上は配線６の幅が大となる。
【００１２】内部セル領域上の電源配線面積は低消費電
力型と高消費電力型との電力比が１対２，内部セル使用
率が５０％対５０％のとき、従来の半導体集積回路の２
分の１となり、従来の電源配線が内部セルアレイ領域に
占める割り合が３０％であるが、これよりも自動配線領
域が１５％増加する。
力型と高消費電力型との電力比が１対２，内部セル使用
率が５０％対５０％のとき、従来の半導体集積回路の２
分の１となり、従来の電源配線が内部セルアレイ領域に
占める割り合が３０％であるが、これよりも自動配線領
域が１５％増加する。
【００１３】このように、本実施例の半導体集積回路装
置の構成は、チップ内側に低消費電力の機能ブロック用
の内部セルアレイ、入出力外部セル側に高消費電力型機
能ブロック用の内部セルアレイを各々配置し、前記内部
セルアレイ上の電源配線幅を前記消費電力別に備えてい
ることを特徴とする。
置の構成は、チップ内側に低消費電力の機能ブロック用
の内部セルアレイ、入出力外部セル側に高消費電力型機
能ブロック用の内部セルアレイを各々配置し、前記内部
セルアレイ上の電源配線幅を前記消費電力別に備えてい
ることを特徴とする。
【００１４】図２は本発明の第２の実施例の平面図であ
る。
る。
【００１５】図２において、本実施例の半導体チップ７
１は、低消費電力型機能ブロック用内部セルアレイ８の
上下辺に高消費電力型機能ブロック用内部セルアレイ
９，１０があり、その周囲に電源配線１１，入出力外部
セル１３，外部パッド１２が配列されている。ここで、
電源配線１４の幅は、電源配線１５よりも広い。その効
果は、図１の場合と同様である。
１は、低消費電力型機能ブロック用内部セルアレイ８の
上下辺に高消費電力型機能ブロック用内部セルアレイ
９，１０があり、その周囲に電源配線１１，入出力外部
セル１３，外部パッド１２が配列されている。ここで、
電源配線１４の幅は、電源配線１５よりも広い。その効
果は、図１の場合と同様である。
【００１６】図３は本発明の第３の実施例の平面図であ
る。
る。
【００１７】図３において、本実施例の半導体チップ７
２は、低消費電力型機能ブロック用内部セルアレイ１６
と、その周囲の中間消費電力型機能ブロック用内部セル
アレイ１７と、その周囲の高消費電力型機能ブロック用
内部セルアレイ１８と、入出力外部セル２１と、外部パ
ッド２０と、電源配線１９とを備えている。その効果は
前記実施例と同様である。
２は、低消費電力型機能ブロック用内部セルアレイ１６
と、その周囲の中間消費電力型機能ブロック用内部セル
アレイ１７と、その周囲の高消費電力型機能ブロック用
内部セルアレイ１８と、入出力外部セル２１と、外部パ
ッド２０と、電源配線１９とを備えている。その効果は
前記実施例と同様である。
【００１８】図４は本発明の第４の実施例の平面図であ
る。
る。
【００１９】図４において、本実施例の半導体チップ７
３は、低消費電力型機能ブロック用内部セルアレイ２５
と、その上下辺の中間消費電力型機能ブロック用内部セ
ルアレイ２６，２７と、さらにその上下辺の高消費電力
型機能ブロック用内部セルアレイ２８，２９と、入出力
外部セル３２と、外部パッド３１と、電源配線３０とを
備えている。その効果は、前記実施例と同様である。
３は、低消費電力型機能ブロック用内部セルアレイ２５
と、その上下辺の中間消費電力型機能ブロック用内部セ
ルアレイ２６，２７と、さらにその上下辺の高消費電力
型機能ブロック用内部セルアレイ２８，２９と、入出力
外部セル３２と、外部パッド３１と、電源配線３０とを
備えている。その効果は、前記実施例と同様である。
【００２０】
【発明の効果】以上説明したように、本発明は、チップ
内側に低消費電力型機能ブロック配置用内部セルアレ
イ，入出力外部セル側に高消費電力型機能ブロック配置
用内部セルアレイを少なくとも配置し、内部セルへの電
源供給配線幅を電源供給に見合った配線幅としたので、
チップサイズを大きくすることなく、内部自動配線領域
が大きくとることができるという効果を有し、また機能
ブロックの消費電力の種類が多種類ある場合も、内部セ
ルアレイ上の電源配線幅を消費電力種類分用意すること
により、同様の効果が得られる。
内側に低消費電力型機能ブロック配置用内部セルアレ
イ，入出力外部セル側に高消費電力型機能ブロック配置
用内部セルアレイを少なくとも配置し、内部セルへの電
源供給配線幅を電源供給に見合った配線幅としたので、
チップサイズを大きくすることなく、内部自動配線領域
が大きくとることができるという効果を有し、また機能
ブロックの消費電力の種類が多種類ある場合も、内部セ
ルアレイ上の電源配線幅を消費電力種類分用意すること
により、同様の効果が得られる。
【図１】本発明の第１の実施例の半導体集積回路装置を
示す平面図である。
示す平面図である。
【図２】本発明の第２の実施例の平面図である。
【図３】本発明の第３の実施例の平面図である。
【図４】本発明の第４の実施例の平面図である。
【図５】従来の半導体チップの一例を示す平面図であ
る。
る。
【図６】従来の半導体チップの他例を示す平面図であ
る。
る。
１，８，１６，２５ 低消費電力型機能ブロック用内
部セルアレイ ２，９，１０，１８，２８，２９ 高消費電力型機能
ブロック用内部セルアレイ １７，２６，２７ 中間消費電力型機能ブロック用内
部セルアレイ ３６，４１ 低消費電力高消費電力兼用型機能ブロッ
ク用内部セルアレイ ３，１１，１９，３０，３７，４２ 電源配線 ４，１２，２０，３１，３８，４３ 外部パッド ５，１３，２１，３２，３９，４４ 入出力外部セル ６，１４，２２，３３ 高消費電力型機能ブロック用
内部セルアレイ上電源配線 ７，１５，２４，３５ 低消費電力型機能ブロック用
内部セルアレイ上電源配線 ２３，３４ 中間消費電力型機能ブロック用内部セル
アレイ上電源配線 ４０，４５ 低消費電力高消費電力兼用型機能ブロッ
ク用内部セルアレイ上電源配線
部セルアレイ ２，９，１０，１８，２８，２９ 高消費電力型機能
ブロック用内部セルアレイ １７，２６，２７ 中間消費電力型機能ブロック用内
部セルアレイ ３６，４１ 低消費電力高消費電力兼用型機能ブロッ
ク用内部セルアレイ ３，１１，１９，３０，３７，４２ 電源配線 ４，１２，２０，３１，３８，４３ 外部パッド ５，１３，２１，３２，３９，４４ 入出力外部セル ６，１４，２２，３３ 高消費電力型機能ブロック用
内部セルアレイ上電源配線 ７，１５，２４，３５ 低消費電力型機能ブロック用
内部セルアレイ上電源配線 ２３，３４ 中間消費電力型機能ブロック用内部セル
アレイ上電源配線 ４０，４５ 低消費電力高消費電力兼用型機能ブロッ
ク用内部セルアレイ上電源配線
Claims (2)
- 【請求項１】 半導体チップの内側に低消費電力の機能
ブロックが配置される第１の内部セルを配置し、前記内
側の外側にある入出力外部セルに高消費電力の機能ブロ
ックが配置される第２の内部セルを配置したことを特徴
とする半導体集積回路装置。 - 【請求項２】 第１の内部セルと第２の内部セルとの間
に、第３の内部セルが中間消費電力の機能ブロックとし
て配置されている請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3999192A JPH05243533A (ja) | 1992-02-27 | 1992-02-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3999192A JPH05243533A (ja) | 1992-02-27 | 1992-02-27 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243533A true JPH05243533A (ja) | 1993-09-21 |
Family
ID=12568404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3999192A Withdrawn JPH05243533A (ja) | 1992-02-27 | 1992-02-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243533A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006202924A (ja) * | 2005-01-19 | 2006-08-03 | Nec Electronics Corp | 半導体集積回路 |
| KR100738776B1 (ko) * | 2005-03-08 | 2007-07-12 | 엡슨 이미징 디바이스 가부시키가이샤 | 반도체 회로, 전기 광학 장치의 구동 회로, 전기 광학 장치및 전자 기기 |
| CN114388450A (zh) * | 2022-03-24 | 2022-04-22 | 上海燧原科技有限公司 | 一种集成电路器件结构和集成芯片 |
-
1992
- 1992-02-27 JP JP3999192A patent/JPH05243533A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006202924A (ja) * | 2005-01-19 | 2006-08-03 | Nec Electronics Corp | 半導体集積回路 |
| KR100738776B1 (ko) * | 2005-03-08 | 2007-07-12 | 엡슨 이미징 디바이스 가부시키가이샤 | 반도체 회로, 전기 광학 장치의 구동 회로, 전기 광학 장치및 전자 기기 |
| CN114388450A (zh) * | 2022-03-24 | 2022-04-22 | 上海燧原科技有限公司 | 一种集成电路器件结构和集成芯片 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE48694E1 (en) | Semiconductor integrated circuit | |
| US4811073A (en) | Gate array arrangement | |
| US5598347A (en) | Layout method for designing an integrated circuit device by using standard cells | |
| JPH0282552A (ja) | 半導体集積回路 | |
| EP0304930B1 (en) | Semiconductor integrated circuit device having signal lines | |
| JPH073840B2 (ja) | 半導体集積回路 | |
| JPH05243533A (ja) | 半導体集積回路装置 | |
| US5497014A (en) | BI-CMOS gate array semiconductor integrated circuits and internal cell structure involved in the same | |
| JPH023279A (ja) | 相補型ｍｉｓマスタスライスｌｓｉの基本セル | |
| JP3597414B2 (ja) | 半導体集積回路 | |
| JP2551499B2 (ja) | 半導体集積回路装置 | |
| JPS5882533A (ja) | 半導体集積回路装置 | |
| JP2652948B2 (ja) | 半導体集積回路 | |
| JPS5935448A (ja) | マスタスライス集積回路装置 | |
| JPH04326575A (ja) | 集積回路装置 | |
| JPH01152642A (ja) | 半導体集積回路 | |
| JPH0548050A (ja) | 半導体装置 | |
| JPS63293854A (ja) | ゲ−トアレイ | |
| JP2508206B2 (ja) | 集積回路装置 | |
| JPH06232267A (ja) | 半導体集積回路装置の設計方法 | |
| JPH05267624A (ja) | 半導体集積回路装置 | |
| JPH05136380A (ja) | 半導体集積回路装置 | |
| JPH04334055A (ja) | 半導体集積回路装置 | |
| JPH04154158A (ja) | 半導体集積回路装置 | |
| JPH0645566A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |