JPH0527200B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明はデータ検出のためのセンスアンプが
設けられた半導体記憶装置に関する。

［発明の技術的背景］ 半導体記憶装置、特に浮遊ゲートを有するトラ
ンジスタをメモリセルとして用いた記憶装置にあ
つてはそのメモリセルの信頼性を調べることが重
要である。このような半導体記憶装置における信
頼性とは例えばしきい値電圧の不変性であり、信
頼性の測定時、高温状態で長時間放置した後にし
きい値電圧が元の値から変化していなければ信頼
性が高いと判断される。

このような信頼性測定のために、従来の記憶装
置はセンスアンプ部分が第３図に示すように構成
されている。すなわち、第３図において、１１は
例えばフローテイングゲートを有し、予めデータ
の書き込みが行われ、そのフローテイングゲート
に電荷が蓄積されてしきい値電圧Vthが元の状態
から変化した本体メモリセルの一つである。この
メモリセル１１のソース、ドレイン間の一端はア
ースに接続されており、他端はしきい値電圧がほ
ぼ0Vに設定されているトランジスタおよびイン
バータ等で構成されレベル変換機能を有する負荷
回路１２に接続されている。

１３はフローテイングゲートを有し、フローテ
イングゲートに電荷が蓄積されておらず、しきい
値電圧Vthが元の低いままの状態にされたダミー
セルである。このダミーセル１３のソース、ドレ
イン間の一端はアースに接続されており、他端は
上記負荷回路１２と同様に構成された負荷回路１
４に接続されている。

そして上記一方の負荷回路１２において、ａ点
におけるレベル変換後の電圧がセルデータに対応
した電圧として、他方の負荷回路１４の上記ａ点
に対応した位置であるｂ点の電圧が基準電圧とし
てそれぞれセンスアンプ２０に供給されている。
このセンスアンプ２０は、上記ａ点の電圧がゲー
トに供給されるＮチヤネルのMOSトランジスタ
２１および上記ｂ点の電圧がゲートに供給される
ＮチヤネルのMOSトランジスタ２２からなる差
動対２３と、一対のＰチヤネルのMOSトランジ
スタ２４および２５からなり差動対２３の負荷回
路となる電流ミラー回路２６と、上記差動対２３
をチツプイネーブル信号に応じてその非活性
期間にオフさせるＮチヤネルのMOSトランジス
タ２７および外部から供給される信号から上
記トランジスタ２７を制御するためのゲート信号
を形成する制御回路２８等から構成された周知の
ものである。

さらに、上記メモリセル１１の制御ゲートには
図示しないデコーダから駆動信号が供給されるよ
うになつている。ダミーセル１３の制御ゲートに
は、テスト信号Ｔが“１”レベルにされている期
間に、MOSトランジスタ３１ないし３４からな
るバイアス発生回路３０で発生さる所定の直流バ
イアス電圧が供給されるようになつている。

ここで上記のような信頼性の測定は次のように
して行われる。まず、テスト信号Ｔを“１”レベ
ルにすることによつて、バイアス発生回路３０で
はトランジスタ３４がオン状態にされて、ダミー
セル１３の制御ゲートにはトランジスタ３２およ
び３のしきい値電圧の和の電圧に相当する所定の
バイアス電圧が供給される。なおこのとき、メモ
リセル１１の制御ゲートには、“１”レベル電圧
がデコーダから供給されている。次に電源電圧
Vcの値を上昇させてメモリセル１１のしきい値
電圧以上の値にするその理由は、メモリセル１１
にデータの書き込みを行なつた場合、そのしきい
値電圧が通常時の電源電圧Vcの値よりも上昇し
ているからである。電源電圧Vcの値を通常時よ
りも高くしていくと、ある値でメモリセル１１は
オン状態になる。

ここでメモリセル１１のしきい値電圧をVthC、
ダミーセル１３のしきい値電圧をVthDとし、さ
らにバイアス発生回路３０内のトランジスタ３２
および３３のしきい値電圧をVth32およびVth33
とすると、下記の１式が成立するようなVcの値
のときにセンスアンプ２０のａ点電圧すわちデー
タに応じた入力電圧が、ｂ点の電圧すなわち基準
電圧よりも小さくなる。

Vc−VthC＞Vth32＋Vth33−VthD ……１ すなわち、上記１式が成立するときにメモリセ
ル１１がオン状態になつてセンスアンプ２０の検
出データが反転する。そしてこのデータ反転時に
おけるVcの値を記憶しておく。

次に例えばこのセンスアンプ２０が含まれてい
る記憶装置を高温、例えば150℃で長時間放置し
た後、再び上記と同様の測定を行なう。この測定
の際にセンスアンプ２０の検出データが反転する
ときのVcの値が、予め記憶されている前回のも
のと等しければ、メモリセルの信頼性は保証され
る。ところが、Vcの値が、記憶されている前回
のものよりも低くなつている場合には、メモリセ
ル１１のフローテイングゲートから電荷が抜け出
したことになり、このような記憶装置は信頼性が
低いものとして破棄される。

［背景技術の問題点］ ところで、データ書き込みの際にはメモリセル
のフローテイングゲートに電荷としての電子を注
入し、データ消去は紫外線の照射により行なう紫
外線消去型のプログラマブルROMの場合、しき
い値電圧は正極性の範囲内で変化するから、この
ような測定方法により信頼性の測定を行なうこと
ができる。ところが、電気的にデータ書き込みお
よび消去を行なういわゆるEEPROMのように、
しきい値電圧が負極性の値を持つようなものに関
しては上記のような回路および方法では信頼性の
測定を行なうことはできない。その理由は、フロ
ーテイングゲートから電子を抜き出す際にフロー
テイングゲートが正に帯電し、しきい値電圧が負
極性の値となるため、測定時に電源電圧Vcの値
を下げてもメモリセルはオン状態のままである。
すなわち、このときVcの値を下げてメモリセル
がオフ状態となる点を見つける必要があるが、メ
モリセルがオフ状態となるVcの値は負極性の値
であり、Vcをこのような値にすると回路全体が
動作しなくなつてしまう。このため、このような
記憶装置の信頼性を測定することはできない。

［発明の目的］ この発明は上記のように事情を考慮してなされ
たものであり、その目的は、フローテイングゲー
トが正に帯電し、しきい値電圧が負極性の値にな
るようなメモリセルを有するものに対しても、メ
モリセルの信頼性測定を行なうことができる半導
体記憶装置を提供することにある。

［発明の概要］ 上記目的を達成するためこの発明の半導体記憶
装置にあつては、外部から供給される所定の電圧
を基準電圧としてトランジスタを介してセンスア
ンプに供給することにより、フローテイングゲー
トが正に帯電して、しきい値電圧が負極性の値に
なつているメモリセルのしきい値電圧の変動を測
定可能にしている。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説
明する。

第１図はこの発明に係る半導体記憶装置のセン
スアンプ部分の構成を示す回路図であり、前記第
３図の従来回路と対応する箇所には同じ符号を付
して説明を行なう。

第１図において、１１は例えばフローテイング
ゲートを有し、予めそのフローテイングゲートに
電子が蓄積されて、しきい値電圧Vthが元の状態
よりも高くされるか、あるいはフローテイングゲ
ートから電子が抜かれてしきい値電圧Vthが負極
性の値にされる本体メモリセルの一つである。こ
のメモリセル１１のソース、ドレイン間の一端は
アースに接続されており、他端はしきい値電圧が
ほぼ0Vに設定されているトランジスタおよびイ
ンバータで構成されレベル変換機能を有する負荷
回路１２に接続されている。

１３はフローテイングゲートを有し、フローテ
イングゲートに電荷が蓄積されておらず、しきい
値電圧Vthが元の0Vに近い低い値の正極性のま
まの状態にされたダミーセルである。このダミー
セル１３のソース、ドレイン間の一端はアースに
接続されており、他端は上記負荷回路１２と同様
に構成された負荷回路１４に接続されている。

そして上記一方の負荷回路１２のａ点における
電圧がセルデータに対応した電圧として、他方の
負荷回路１４の上記ａ点に対応した位置であるｂ
点の電圧が基準電圧としてそれぞれセンスアンプ
２０に供給されている。このセンスアンプ２０は
従来と同様に構成されている。

さらに、上記ダミーセル１３の他端にはＮチヤ
ネルのMOSトランジスタ４１のソースが接続さ
れており、このトランジスタ４１のドレインは通
常動作時に例えばチツプイネーブル信号等が
供給される外部端子４２に接続されている。

また、この実施例回路では前記バイアス発生回
路３０が取り除かれ、その代りに新たなバイアス
発生回路５０が追加されている。このバイアス発
生回路５０は、通常動作時に例えば書込みイネー
ブル信号が供給される外部端子５１と上記ト
ランジスタ４１のゲートとの間にソース、ドレイ
ン間が直列に挿入された３個のＰチヤネルMOS
トランジスタ５２，５３，５４と、上記トランジ
スタ４１のゲートとアースとの間にソース、ドレ
イン間が直列に挿入されたＮチヤネルMOSトラ
ンジスタ５５とから構成されている。なお、上記
トランジスタ５２および５３のゲートはそれぞれ
のソース、ドレイン間の前記外部端子５１から遠
い側の一端に接続されており、上記トランジスタ
５４および５５のゲートには電源電圧Vcが供給
されるようになつている。

この回路では、メモリセルの信頼性の測定時
に、外部端子４２には信号の代りに任意の電
圧が供給されるとともに、外部端子５１にも信号
WEの代りに所定の電圧が供給されるようになつ
ている。すなわち、端子５１に電源電圧Vcによ
りも十分に高い電圧を供給することによつて、ト
ランジスタ４１のゲートに高い電圧が印加され、
このトランジスタ４１を三極管動作させることが
できる。この結果、トランジスタ４１のソース、
ドレイン間の電位差はほぼ0Vにすることができ、
端子４２に供給される電圧がそのままダミーセル
１３の他端に印加される。

いま、メモリセル１１のフローテイングゲート
が正に帯電し、メモリセルのしきい値電圧が負の
値にされているような場合には、まず、外部端子
４２に供給される電圧の値を順次変化させ、セン
スアンプ２０の検出データが反転する点の値を記
憶しておく。次に従来と同様に例えばこのセンス
アンプが含まれている記憶装置を高温で長時間放
置した後、再び上記と同様の測定を行なう。この
測定の際にセンスアンプ２０の検出データが反転
するときの端子４２における供給電圧の値が、予
め記憶されている前回のものと等しければ、メモ
リセルの信頼性は保証される。このようにして、
この装置では電気的にデータ書き込みおよび消去
を行なういわゆるEEPROMのように、しきい値
電圧が負極性の値を持つようにものに関してもメ
モリセルの信頼性の測定を行なうことができる。

他方、データ書き込みの際にはメモリセルのフ
ローテイングゲートに電荷としての電子を注入
し、データ消去は紫外線の照射により行われてい
る紫外線消去型のプログラマブルROMの場合に
は、外部端子４２に固定電圧を供給した上で従来
装置と同様に電源電圧Vcを上昇させることによ
る方法でメモリセルのしきい値電圧変動を測定す
ることができる。

またこの実施例において、信頼性の測定時に外
部から供給する必要のある電圧はいずれも、通常
動作時に制御信号やを供給すべき端子か
ら入力するようにしているので、信頼性測定のた
めに外部端子が増加することを防止することがで
きる。

第２図はこの発明の他の実施例の構成を示す回
路図である。この実施例が上記実施例と異なつて
いる点は、端子４２に供給される外部電圧をセン
スアンプ２０に対して供給制御するトランジスタ
４１のソースを、ダミーセル１３の他端ではな
く、センスアンプ２０の他方入力端子、すなわち
前記ｂ点に直接に接続するようにしたことであ
り、このような構成でもEEPROMのように、し
きい値電圧が負極性の値を持つようなものに関し
てもメモリセルの信頼性の測定を行なうことがで
きる。

［発明の効果］ 以上説明したようにこの発明によれば、フロー
テイングゲートが正に帯電してしきい値電圧が負
極性の値になるようなメモリセルを有するものに
対してもメモリセルの信頼性測定を行なうことが
できる半導体記憶装置が提供できる。

【図面の簡単な説明】

第１図はこの発明の一実施例装置の構成を示す
回路図、第２図はこの発明の他の実施例装置の構
成を示す回路図、第３図は従来装置の回路図であ
る。 １１…メモリセル、１２，１４…負荷回路、１
３…ダミーセル、４１…ＮチヤネルのMOSトラ
ンジスタ、４２，５１…外部端子、５０…バイア
ス発生回路。

Claims (1)

1. 【特許請求の範囲】 １ メモリセルと、 このメモリセルからの読み出しデータに応じた
   電圧を基準電圧と比較することによりセルデータ
   を検出するセンスアンプと、 通常動作時には第１の制御信号が供給され、上
   記メモリセルの信頼性測定時には第１の電圧が入
   力される第１の入力端子と、 通常動作時には第２の制御信号が供給され、上
   記メモリセルの信頼性測定時には第２の電圧が入
   力される第２の入力端子と、 上記第１の入力端子と上記センスアンプとの間
   に電流通路が挿入され、上記メモリセルの信頼性
   測定時には上記第２の入力端子に入力される第２
   の電圧によつて導通するように制御され、導通時
   に上記第１の入力端子に入力される第１の電圧を
   上記センスアンプに対し基準電圧として供給する
   トランジスタ とを具備したことを特徴とする半導体記憶装置。 ２ 前記センスアンプは、 それぞれのゲートに前記読み出しデータに応じ
   た電圧および基準電圧が供給される一対のMOS
   トランジスタからなる差動対と、 この差動対に対する負荷回路 とから構成されている特許請求の範囲第１項に記
   載の半導体記憶装置。 ３ 前記メモリセルは、電気的に浮遊状態にさ
   れ、電荷を蓄積する電荷蓄積手段を有し、この電
   荷蓄積手段から蓄積電荷を放出することによつて
   データ消去を行なうように構成されている特許請
   求の範囲第１項に記載の半導体記憶装置。