JPH05274111A - データ処理タイミング制御方式 - Google Patents
データ処理タイミング制御方式Info
- Publication number
- JPH05274111A JPH05274111A JP7054992A JP7054992A JPH05274111A JP H05274111 A JPH05274111 A JP H05274111A JP 7054992 A JP7054992 A JP 7054992A JP 7054992 A JP7054992 A JP 7054992A JP H05274111 A JPH05274111 A JP H05274111A
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- JP
- Japan
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- data
- latch circuit
- processor
- serial
- ready
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 7
- 238000012544 monitoring process Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】 シリアルデータをパラレルデータに変換して
プロセッサにより処理するデータ処理タイミング制御方
式に関し、シリアルデータを高速処理する。 【構成】 プロセッサ１のデータバス２に、シリアルデ
ータをパラレルデータに変換するデータラッチ回路３を
接続し、このデータラッチ回路３に入力されるシリアル
データが所定ビット数となった時にレディ信号をレディ
出力部４から出力する。このレディ信号によりデータラ
ッチ回路３にシリアルデータをラッチしてパラレルデー
タとして出力し、且つレディ信号によりプロセッサ１は
データバス２を介してデータラッチ回路３からのパラレ
ルデータを読込んで処理する。
プロセッサにより処理するデータ処理タイミング制御方
式に関し、シリアルデータを高速処理する。 【構成】 プロセッサ１のデータバス２に、シリアルデ
ータをパラレルデータに変換するデータラッチ回路３を
接続し、このデータラッチ回路３に入力されるシリアル
データが所定ビット数となった時にレディ信号をレディ
出力部４から出力する。このレディ信号によりデータラ
ッチ回路３にシリアルデータをラッチしてパラレルデー
タとして出力し、且つレディ信号によりプロセッサ１は
データバス２を介してデータラッチ回路３からのパラレ
ルデータを読込んで処理する。
Description
【０００１】
【産業上の利用分野】本発明は、シリアルデータをパラ
レルデータに変換してプロセッサにより処理するデータ
処理タイミング制御方式に関する。転送されたシリアル
データをプロセッサにより処理する場合に、プロセッサ
のデータバス幅に対応したパラレルデータに変換するも
のであり、変換終了によってプロセッサの読込みが行わ
れる。このようなプロセッサの読込みによるデータ処理
を高速化することが要望されている。
レルデータに変換してプロセッサにより処理するデータ
処理タイミング制御方式に関する。転送されたシリアル
データをプロセッサにより処理する場合に、プロセッサ
のデータバス幅に対応したパラレルデータに変換するも
のであり、変換終了によってプロセッサの読込みが行わ
れる。このようなプロセッサの読込みによるデータ処理
を高速化することが要望されている。
【０００２】
【従来の技術】図３は従来例の説明図であり、１１はプ
ロセッサ（ＣＰＵ）、１２はデータバス、１３はデータ
ラッチ回路、１４はフラグ出力部、１５は入力ポート、
１６はアドレスデコーダを示す。データラッチ回路１３
は、シリアルデータをフラグ出力部１４からのフラグに
よってラッチしてパラレルデータとして出力するもの
で、シフトレジスタ等により構成されている。又フラグ
出力部１４は、シリアルデータのビット数がデータバス
１２の幅に対応する数となった時にフラグを出力するも
のであり、そのフラグはデータラッチ回路１３と入力ポ
ート１５とに加えられる。
ロセッサ（ＣＰＵ）、１２はデータバス、１３はデータ
ラッチ回路、１４はフラグ出力部、１５は入力ポート、
１６はアドレスデコーダを示す。データラッチ回路１３
は、シリアルデータをフラグ出力部１４からのフラグに
よってラッチしてパラレルデータとして出力するもの
で、シフトレジスタ等により構成されている。又フラグ
出力部１４は、シリアルデータのビット数がデータバス
１２の幅に対応する数となった時にフラグを出力するも
のであり、そのフラグはデータラッチ回路１３と入力ポ
ート１５とに加えられる。
【０００３】アドレスデコーダ１６は、プロセッサ１１
から入力ポート１５の指定又は他のポート等の指定を行
う為のものであり、フラグ出力部１４からのフラグは、
入力ポート１５からデータバス１２を介してプロセッサ
１１によりソフト処理により読込まれる。このフラグの
読込みにより、プロセッサ１１は、データバス１２を介
してデータラッチ回路１３からパラレルデータを読込む
ことになる。
から入力ポート１５の指定又は他のポート等の指定を行
う為のものであり、フラグ出力部１４からのフラグは、
入力ポート１５からデータバス１２を介してプロセッサ
１１によりソフト処理により読込まれる。このフラグの
読込みにより、プロセッサ１１は、データバス１２を介
してデータラッチ回路１３からパラレルデータを読込む
ことになる。
【０００４】図４は従来例の動作説明図であり、（ａ）
はクロック信号、（ｂ）はデータ、（ｃ）はフラグ、
（ｄ）はリード動作を示し、データバス１２の幅が例え
ば８ビットの場合、８ビットのシリアルデータを８ビッ
トのパラレルデータに変換するもので、（ｂ）のデータ
の１〜８はビット番号を示している。（ａ）のクロック
信号に同期して（ｂ）に示すデータが入力され、８ビッ
ト入力されると、（ｃ）に示すフラグがフラグ出力部１
４から出力される。それにより矢印ａに示すタイミング
でデータラッチ回路１３にシリアルデータがラッチされ
て、パラレルデータとして出力される。
はクロック信号、（ｂ）はデータ、（ｃ）はフラグ、
（ｄ）はリード動作を示し、データバス１２の幅が例え
ば８ビットの場合、８ビットのシリアルデータを８ビッ
トのパラレルデータに変換するもので、（ｂ）のデータ
の１〜８はビット番号を示している。（ａ）のクロック
信号に同期して（ｂ）に示すデータが入力され、８ビッ
ト入力されると、（ｃ）に示すフラグがフラグ出力部１
４から出力される。それにより矢印ａに示すタイミング
でデータラッチ回路１３にシリアルデータがラッチされ
て、パラレルデータとして出力される。
【０００５】プロセッサ１１は、入力ポート１５をアド
レスデコーダ１６を介して指定することにより監視し、
データバス１２を介してフラグ入力を確認すると、
（ｄ）の矢印ｄで示すようにリード動作の立上げとな
り、データバス１２を介してデータラッチ回路１３から
の８ビットのパラレルデータを読込むことになる。
レスデコーダ１６を介して指定することにより監視し、
データバス１２を介してフラグ入力を確認すると、
（ｄ）の矢印ｄで示すようにリード動作の立上げとな
り、データバス１２を介してデータラッチ回路１３から
の８ビットのパラレルデータを読込むことになる。
【０００６】
【発明が解決しようとする問題点】プロセッサ１１がフ
ラグ入力を確認してから、リード動作立上げまでにソフ
トウェア処理による時間を要するものである。即ち、図
４の（ｂ）の矢印ａのタイミングでシリアルデータを
（ｃ）のフラグによってラッチし、そのフラグを確認し
てから、（ｄ）の矢印ｄのタイミングでリード動作を立
上げるまで時間ｂを要するものである。この時間ｂは１
回分のシリアルデータの転送時間ｃに比較して長い場合
がある。従って、時間ｂの間はシリアルデータの転送を
中止する必要があるから、シリアルデータの高速処理が
できない欠点があった。本発明は、シリアルデータの高
速処理を可能とすることを目的とする。
ラグ入力を確認してから、リード動作立上げまでにソフ
トウェア処理による時間を要するものである。即ち、図
４の（ｂ）の矢印ａのタイミングでシリアルデータを
（ｃ）のフラグによってラッチし、そのフラグを確認し
てから、（ｄ）の矢印ｄのタイミングでリード動作を立
上げるまで時間ｂを要するものである。この時間ｂは１
回分のシリアルデータの転送時間ｃに比較して長い場合
がある。従って、時間ｂの間はシリアルデータの転送を
中止する必要があるから、シリアルデータの高速処理が
できない欠点があった。本発明は、シリアルデータの高
速処理を可能とすることを目的とする。
【０００７】
【課題を解決するための手段】本発明のデータ処理タイ
ミング制御方式は、図１を参照して説明すると、プロセ
ッサ（ＣＰＵ）１のデータバス２に接続され、シリアル
データをパラレルデータに変換するデータラッチ回路３
と、このデータラッチ回路３に入力されるシリアルデー
タが所定ビット数の時にレディ信号を出力するレディ出
力部４とを備え、このレディ出力部４からのレディ信号
によりデータラッチ回路３にシリアルデータをラッチし
てパラレルデータとして出力し、且つそのレディ信号に
よりプロセッサ１はデータバス２を介してデータラッチ
回路３からのパラレルデータを読込むものである。
ミング制御方式は、図１を参照して説明すると、プロセ
ッサ（ＣＰＵ）１のデータバス２に接続され、シリアル
データをパラレルデータに変換するデータラッチ回路３
と、このデータラッチ回路３に入力されるシリアルデー
タが所定ビット数の時にレディ信号を出力するレディ出
力部４とを備え、このレディ出力部４からのレディ信号
によりデータラッチ回路３にシリアルデータをラッチし
てパラレルデータとして出力し、且つそのレディ信号に
よりプロセッサ１はデータバス２を介してデータラッチ
回路３からのパラレルデータを読込むものである。
【０００８】
【作用】プロセッサ１は、レディ信号により直接的に制
御されるから、レディ出力部４からレディ信号が加えら
れると、その時点の命令を終了した時にリード動作立上
げとなる。従って、シリアルデータが所定ビット数、デ
ータラッチ回路３に入力されて、レディ出力部４からレ
ディ信号が出力され、データラッチ回路３にシリアルデ
ータがラッチされてパラレルデータとして出力され、プ
ロセッサ１は短時間でリード動作立上げとしてパラレル
データをデータバス２を介して読込むことができる。
御されるから、レディ出力部４からレディ信号が加えら
れると、その時点の命令を終了した時にリード動作立上
げとなる。従って、シリアルデータが所定ビット数、デ
ータラッチ回路３に入力されて、レディ出力部４からレ
ディ信号が出力され、データラッチ回路３にシリアルデ
ータがラッチされてパラレルデータとして出力され、プ
ロセッサ１は短時間でリード動作立上げとしてパラレル
データをデータバス２を介して読込むことができる。
【０００９】
【実施例】図１は本発明の実施例の説明図であり、前述
のように、シリアルデータが入力されるデータラッチ回
路３は、プロセッサ（ＣＰＵ）１のデータバス２に接続
されている。又レディ出力部４は、シリアルデータが所
定ビット数入力された時にレディ信号を出力するもの
で、カウンタにより構成することができる。そのレディ
信号はデータラッチ回路３にはラッチタイミング信号と
して加えられ、プロセッサ１にはレディ端子ＲＥＡＤＹ
に加えられる。
のように、シリアルデータが入力されるデータラッチ回
路３は、プロセッサ（ＣＰＵ）１のデータバス２に接続
されている。又レディ出力部４は、シリアルデータが所
定ビット数入力された時にレディ信号を出力するもの
で、カウンタにより構成することができる。そのレディ
信号はデータラッチ回路３にはラッチタイミング信号と
して加えられ、プロセッサ１にはレディ端子ＲＥＡＤＹ
に加えられる。
【００１０】図２は本発明の実施例の動作説明図であ
り、（ａ）はクロック信号、（ｂ）はデータ、（ｃ）は
レディ信号、（ｄ）はリード動作を示す。前述の従来例
と同様に８ビットのシリアルデータをデータラッチ回路
３に於いてラッチして８ビットのパラレルデータとして
出力するもので、８ビットのシリアルデータの転送時間
は従来例と同様のｃとなる。そして、レディ出力部４
は、シリアルデータが８ビット分入力されると、レディ
信号を（ｃ）に示すように出力する。
り、（ａ）はクロック信号、（ｂ）はデータ、（ｃ）は
レディ信号、（ｄ）はリード動作を示す。前述の従来例
と同様に８ビットのシリアルデータをデータラッチ回路
３に於いてラッチして８ビットのパラレルデータとして
出力するもので、８ビットのシリアルデータの転送時間
は従来例と同様のｃとなる。そして、レディ出力部４
は、シリアルデータが８ビット分入力されると、レディ
信号を（ｃ）に示すように出力する。
【００１１】このレディ信号により、（ｂ）の矢印ａの
タイミングでシリアルデータはデータラッチ回路３にラ
ッチされてパラレルデータとして出力される。又レディ
信号はプロセッサ１のレディ端子ＲＥＡＤＹに加えられ
る。レディ信号は例えば下位装置からプロセッサ１を直
接的に制御できるものであり、従って、レディ信号がプ
ロセッサ１に加えられると、その時点の命令実行が終了
した時に、（ｄ）の矢印ｄのタイミングでリード動作立
上げとし、データバス２を介してデータラッチ回路３か
らのパラレルデータを読込むことになる。
タイミングでシリアルデータはデータラッチ回路３にラ
ッチされてパラレルデータとして出力される。又レディ
信号はプロセッサ１のレディ端子ＲＥＡＤＹに加えられ
る。レディ信号は例えば下位装置からプロセッサ１を直
接的に制御できるものであり、従って、レディ信号がプ
ロセッサ１に加えられると、その時点の命令実行が終了
した時に、（ｄ）の矢印ｄのタイミングでリード動作立
上げとし、データバス２を介してデータラッチ回路３か
らのパラレルデータを読込むことになる。
【００１２】従って、８ビット毎にシリアルデータの転
送を中断することなく、次の８ビットのシリアルデータ
も継続して転送することが可能となり、ソフトウェアに
よりフラグを監視してパラレルデータを読込む従来例に
比較して、シリアルデータを高速で処理することができ
る。
送を中断することなく、次の８ビットのシリアルデータ
も継続して転送することが可能となり、ソフトウェアに
よりフラグを監視してパラレルデータを読込む従来例に
比較して、シリアルデータを高速で処理することができ
る。
【００１３】
【発明の効果】以上説明したように、本発明は、シリア
ルデータが所定ビット数入力された時に、レディ出力部
４からレディ信号を出力してプロセッサ１に加え、且つ
そのレディ信号によりシリアルデータをデータラッチ回
路３にラッチしてパラレルデータとして出力し、プロセ
ッサ１はレディ信号によってデータバス２を介してデー
タラッチ回路３からのパラレルデータを読込むものであ
るから、プロセッサ１はパラレルデータを読込むタイミ
ングを決定する為の特別なソフト処理が不要となり、従
って、シリアルデータを中断することなく転送を継続し
て、プロセッサ１により読込んで処理することができる
利点があり、プロセッサ１の処理速度に対応してシリア
ルデータを高速処理することができる。
ルデータが所定ビット数入力された時に、レディ出力部
４からレディ信号を出力してプロセッサ１に加え、且つ
そのレディ信号によりシリアルデータをデータラッチ回
路３にラッチしてパラレルデータとして出力し、プロセ
ッサ１はレディ信号によってデータバス２を介してデー
タラッチ回路３からのパラレルデータを読込むものであ
るから、プロセッサ１はパラレルデータを読込むタイミ
ングを決定する為の特別なソフト処理が不要となり、従
って、シリアルデータを中断することなく転送を継続し
て、プロセッサ１により読込んで処理することができる
利点があり、プロセッサ１の処理速度に対応してシリア
ルデータを高速処理することができる。
【００１４】又従来例のようなデータをラッチする為の
フラグやそれを監視する為の入力ポートを必要としない
ものであるから、ハード規模の縮小が可能となり、経済
的な構成とすることができる利点がある。
フラグやそれを監視する為の入力ポートを必要としない
ものであるから、ハード規模の縮小が可能となり、経済
的な構成とすることができる利点がある。
【図１】本発明の実施例の説明図である。
【図２】本発明の実施例の動作説明図である。
【図３】従来例の説明図である。
【図４】従来例の動作説明図である。
１ プロセッサ（ＣＰＵ） ２ データバス ３ データラッチ回路 ４ レディ出力部
Claims (1)
- 【請求項１】 プロセッサ（１）のデータバス（２）に
接続され、シリアルデータをパラレルデータに変換する
データラッチ回路（３）と、該データラッチ回路（３）
に入力される前記シリアルデータが所定ビット数の時に
レディ信号を出力するレディ出力部（４）とを備え、 該レディ出力部（４）からのレディ信号により前記デー
タラッチ回路（３）に前記シリアルデータをラッチして
パラレルデータとして出力し、且つ該レディ信号により
前記プロセッサ（１）は前記データバス（２）を介して
前記データラッチ回路（３）からのパラレルデータを読
込むことを特徴とするデータ処理タイミング制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7054992A JPH05274111A (ja) | 1992-03-27 | 1992-03-27 | データ処理タイミング制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7054992A JPH05274111A (ja) | 1992-03-27 | 1992-03-27 | データ処理タイミング制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05274111A true JPH05274111A (ja) | 1993-10-22 |
Family
ID=13434714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7054992A Pending JPH05274111A (ja) | 1992-03-27 | 1992-03-27 | データ処理タイミング制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05274111A (ja) |
-
1992
- 1992-03-27 JP JP7054992A patent/JPH05274111A/ja active Pending
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