JPS63238646A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPS63238646A JPS63238646A JP62285352A JP28535287A JPS63238646A JP S63238646 A JPS63238646 A JP S63238646A JP 62285352 A JP62285352 A JP 62285352A JP 28535287 A JP28535287 A JP 28535287A JP S63238646 A JPS63238646 A JP S63238646A
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- JP
- Japan
- Prior art keywords
- signal
- cache memory
- information
- data
- instruction
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサに関し、特にキャッシュ
メモリをチップ上に載せるワンチップマイクロプロセッ
サの高速化に好適なキャッシュメモリに関する。
メモリをチップ上に載せるワンチップマイクロプロセッ
サの高速化に好適なキャッシュメモリに関する。
中央処理装置ｉ！１（ＣＰＵ）と主記憶装置との間に設
置される高速メモリとして、従来からキャッシュメモリ
が広く知られている。このキャッシュメモリは１通常、
主記憶装置に比べて小容量ではあるが、その高速性のた
め、コンピュータの高速化に役立っている。すなわち、
ＣＰＵがアクセスする頻度の高そうな情報を主記憶から
キャッシュメモリに移しておくことにより、ＣＰＵのメ
モリ・アクセス時間を短縮させている。
置される高速メモリとして、従来からキャッシュメモリ
が広く知られている。このキャッシュメモリは１通常、
主記憶装置に比べて小容量ではあるが、その高速性のた
め、コンピュータの高速化に役立っている。すなわち、
ＣＰＵがアクセスする頻度の高そうな情報を主記憶から
キャッシュメモリに移しておくことにより、ＣＰＵのメ
モリ・アクセス時間を短縮させている。
このキャッシュメモリ方式は、汎用コンピュータからミ
ニコンピユータまで、幅広く適用されている。例えば、
ザ・モトローラ・エムシー６８０２０ ＩＥＥＥ
マイクロ ８月１９８４年 第１０１頁〜第１１８頁 （Ｔｈｅ Ｍｏｔｏｒｏｌａ ＭＣ６８０２０Ｉ ＥＥ
ＥＭｉｃｒｏ Ａｕｇｕｓｔ、 １９８４ ｐｐ、１
０１〜ｌ １８）に記載された３２ビットマイクロプロ
セツサＭＣ６８０２０は、チップ上にキャッシュメモリ
を有している。このキャッシュメモリは１個のアドレス
記憶部に対して、３２ビットデータが対応している。
ニコンピユータまで、幅広く適用されている。例えば、
ザ・モトローラ・エムシー６８０２０ ＩＥＥＥ
マイクロ ８月１９８４年 第１０１頁〜第１１８頁 （Ｔｈｅ Ｍｏｔｏｒｏｌａ ＭＣ６８０２０Ｉ ＥＥ
ＥＭｉｃｒｏ Ａｕｇｕｓｔ、 １９８４ ｐｐ、１
０１〜ｌ １８）に記載された３２ビットマイクロプロ
セツサＭＣ６８０２０は、チップ上にキャッシュメモリ
を有している。このキャッシュメモリは１個のアドレス
記憶部に対して、３２ビットデータが対応している。
ところが上記従来技術では、３２ビットデータをアクセ
スするたびにアドレスを検索してキャッシュメモリにヒ
ツトしているか否かを判定しなければならない。そのた
め、キャッシュメモリにヒツトせず外部のメモリにアク
セスを行う場合、上記のアドレス検索に要する時間がオ
ーバヘッドとなってしまうという問題があった。
スするたびにアドレスを検索してキャッシュメモリにヒ
ツトしているか否かを判定しなければならない。そのた
め、キャッシュメモリにヒツトせず外部のメモリにアク
セスを行う場合、上記のアドレス検索に要する時間がオ
ーバヘッドとなってしまうという問題があった。
キャッシュメモリについての他の従来技術としては、特
開昭６１−２１４０３９号をあげることができる。上記
公報には、キャッシュメモリの１つの行を、連想部の１
つのアドレス情報と、外部データバス中を単位とした複
数ワードから成るデータ部から構成すること、およびデ
ータ部の各ワードごとにそのワードに記憶されたデータ
が有効か否かを示すフラグ（ＶＡＬＩＤフラグ）を設け
ることが開示されている。１つのアドレス情報に対して
複数のワードから成るデータ部が対応するため、キャッ
シュメモリ中に占める記憶されるデータ１ワード当りの
連想部の面積を相対的に小さくでき、また、上記フラグ
を利用してミスヒツト時には該当するデータのみを書込
むとによってオーバーヘッドも増やさずにすむことが開
示されている。
開昭６１−２１４０３９号をあげることができる。上記
公報には、キャッシュメモリの１つの行を、連想部の１
つのアドレス情報と、外部データバス中を単位とした複
数ワードから成るデータ部から構成すること、およびデ
ータ部の各ワードごとにそのワードに記憶されたデータ
が有効か否かを示すフラグ（ＶＡＬＩＤフラグ）を設け
ることが開示されている。１つのアドレス情報に対して
複数のワードから成るデータ部が対応するため、キャッ
シュメモリ中に占める記憶されるデータ１ワード当りの
連想部の面積を相対的に小さくでき、また、上記フラグ
を利用してミスヒツト時には該当するデータのみを書込
むとによってオーバーヘッドも増やさずにすむことが開
示されている。
上記従来技術では、キャッシュ検索時のオーバーヘッド
について配慮されておらず、キャッシュメモリのアクセ
ス高速化のうえで問題点があった。
について配慮されておらず、キャッシュメモリのアクセ
ス高速化のうえで問題点があった。
本発明の目的は、命令のブリフェッチやスタック領域へ
退避しておいたレジスタの回復等の場合に起こるキャッ
シュメモリへのシーケンシャルなアクセスの際、連続し
たアドレスに対するキャッシュ検索に要するオーバヘッ
ドを削減可能な、キャッシュメモリ付のマイクロプロセ
ッサを提供することにある。
退避しておいたレジスタの回復等の場合に起こるキャッ
シュメモリへのシーケンシャルなアクセスの際、連続し
たアドレスに対するキャッシュ検索に要するオーバヘッ
ドを削減可能な、キャッシュメモリ付のマイクロプロセ
ッサを提供することにある。
上記目的を達成するため、本発明のキャッシュメモリ付
のマイクロプロセッサは次のような構成から成る。上記
マイクロプロセッサに内蔵される上記キャッシュメモリ
は、複数ビットからなるタグアドレスを有し、上記タグ
アドレスによってアドレスされる複数のデータエリアが
行方向および列方向にマトリクス状に構成され、上記タ
グアドレスの所定ビット情報を共通に利用して同一行の
複数のデータエリリアがアクセスされ、上記タグ、アド
レスの少なくとも残りの１ビットに従って上記同一行の
上記複数のデータエリアの１つが選択的に指定されるキ
ャッシュメモリであり、上記キャッシュメモリの動作を
制御するキャッシュメモリ制御回路をプロセッサ中に有
する。
のマイクロプロセッサは次のような構成から成る。上記
マイクロプロセッサに内蔵される上記キャッシュメモリ
は、複数ビットからなるタグアドレスを有し、上記タグ
アドレスによってアドレスされる複数のデータエリアが
行方向および列方向にマトリクス状に構成され、上記タ
グアドレスの所定ビット情報を共通に利用して同一行の
複数のデータエリリアがアクセスされ、上記タグ、アド
レスの少なくとも残りの１ビットに従って上記同一行の
上記複数のデータエリアの１つが選択的に指定されるキ
ャッシュメモリであり、上記キャッシュメモリの動作を
制御するキャッシュメモリ制御回路をプロセッサ中に有
する。
上記キャッシュメモリ中の上記複数のデータエリアは、
そのデータエリアに有効なデータが記憶されているか否
かを示すフラグを各データエリア毎に有し、上記キャッ
シュメモリ制御回路は、上記フラグを読出す手段とその
読出されたフラグの情報のうちの少なくとも一部を保持
する保持手段とを有する。
そのデータエリアに有効なデータが記憶されているか否
かを示すフラグを各データエリア毎に有し、上記キャッ
シュメモリ制御回路は、上記フラグを読出す手段とその
読出されたフラグの情報のうちの少なくとも一部を保持
する保持手段とを有する。
上記連続した複数のデータエリアをシーケンシャルにア
クセスする際、上記残りのビットの信号によって当該行
のうち最初に選択的に示めされるデータエリアの検索時
に、上記最初に示めされるデータエリア以外のデータエ
リアのフラグの情報を上記保持手段に保持し、上記残り
のビットの他の信号によってそれ以降に選択的に示めさ
れる当該行のデータエリアについては上記保持手段に保
持され・た上記フラグの情報によってキャッシュメモリ
のヒツト判定を行なう。
クセスする際、上記残りのビットの信号によって当該行
のうち最初に選択的に示めされるデータエリアの検索時
に、上記最初に示めされるデータエリア以外のデータエ
リアのフラグの情報を上記保持手段に保持し、上記残り
のビットの他の信号によってそれ以降に選択的に示めさ
れる当該行のデータエリアについては上記保持手段に保
持され・た上記フラグの情報によってキャッシュメモリ
のヒツト判定を行なう。
このように、最初にアクセスされるデータエリア以外の
データエリアの検索時には逐一キャッシュ検索を行なう
必要がなく、上記保持結果を用いて直ちにヒツト／ミス
ヒツトの判定ができるので。
データエリアの検索時には逐一キャッシュ検索を行なう
必要がなく、上記保持結果を用いて直ちにヒツト／ミス
ヒツトの判定ができるので。
上記キャッシュ検索に要するオーバヘッド時間を削減す
ることができる。
ることができる。
（実施例〕
第１図は、本発明の一実施例のマイクロプロセッサの栂
成因である。
成因である。
キャッシュメモリ１を内蔵するマイクロプロセッサ２０
０は１例えば、メモリのデータをバイト単位にアドレッ
シング可能で３２ビットのアドレス空間を有し、メモリ
との間では３２ビットを基本単位（ワード）としてデー
タの転送を行うものとする。また、説明を簡単にするた
め、キャッシュメモリにはデータは保持せず、命令のみ
を保持するものとする。
０は１例えば、メモリのデータをバイト単位にアドレッ
シング可能で３２ビットのアドレス空間を有し、メモリ
との間では３２ビットを基本単位（ワード）としてデー
タの転送を行うものとする。また、説明を簡単にするた
め、キャッシュメモリにはデータは保持せず、命令のみ
を保持するものとする。
マイクロプロセッサ２００は命令実行部２０１゜キャッ
シュメモリｌ、キャッシュメモリ制御回路２０２、およ
びキャッシュメモリ読出し・書込み制御回路１００より
構成される。また、マイクロプロセッサ２００は外部メ
モリ２０４と接続されており、マイクロプロセッサ２０
０は外部メモリ中に格納されているプログラムやデータ
を用いて実行を進めていく。
シュメモリｌ、キャッシュメモリ制御回路２０２、およ
びキャッシュメモリ読出し・書込み制御回路１００より
構成される。また、マイクロプロセッサ２００は外部メ
モリ２０４と接続されており、マイクロプロセッサ２０
０は外部メモリ中に格納されているプログラムやデータ
を用いて実行を進めていく。
まず、第２図を用いてキャッシュメモリの動作の概要を
説明する。第２図は、第１図におけるキャッシュメモリ
１の内部の概略を示す図である。
説明する。第２図は、第１図におけるキャッシュメモリ
１の内部の概略を示す図である。
連想部の１つのアドレス情報４０２に対して。
連続したワードアドレスを有する２つのデータエリア４
０３ａ、４０３ｂが対応しており、これが１つの行を形
成する。この行が列方向に複数個積み重ねられ、マトリ
クス状のキャッシュメモリを形成している。
０３ａ、４０３ｂが対応しており、これが１つの行を形
成する。この行が列方向に複数個積み重ねられ、マトリ
クス状のキャッシュメモリを形成している。
上記２つのデータエリアのうち左側の第１のデータエリ
ア４０３ａには偶数ワードアドレスが、右側の第２のデ
ータエリア４０３ｂには奇数ワードアドレスが割当られ
ている。また両データエリアには有効なデータが記憶さ
れているか否かを示すＶＡＬＩＤフラグ４０３ ａ’
、 ４０３ ｂ’ が設けられている。
ア４０３ａには偶数ワードアドレスが、右側の第２のデ
ータエリア４０３ｂには奇数ワードアドレスが割当られ
ている。また両データエリアには有効なデータが記憶さ
れているか否かを示すＶＡＬＩＤフラグ４０３ ａ’
、 ４０３ ｂ’ が設けられている。
本発明の特徴的な動作は、上記連続したデータエリアを
アクセスする場合になされる。すなわち、アドレス情報
によって上記第１のデータエリア４０３ａを読み出す際
にそのエリアのフラグ４０３ ａ’ と共に第２のデー
タエリアのフラグ４０３ｂ’も読み出して上記フラグ４
０３ｂ’の情報を保持手段に格納しておく、この第２の
データエリアは、シーケンシャルなアクセスの際に第１
のデータエリアに引続いてアクセスされる確率の高いデ
ータエリアである。続いて上記第２のデータエリア４０
３ｂを読み出す際には、上記保持手段に格納されている
フラグ４０３ ｂ’の情報を用いてキャッシュメモリの
ヒツト判定を行なう。
アクセスする場合になされる。すなわち、アドレス情報
によって上記第１のデータエリア４０３ａを読み出す際
にそのエリアのフラグ４０３ ａ’ と共に第２のデー
タエリアのフラグ４０３ｂ’も読み出して上記フラグ４
０３ｂ’の情報を保持手段に格納しておく、この第２の
データエリアは、シーケンシャルなアクセスの際に第１
のデータエリアに引続いてアクセスされる確率の高いデ
ータエリアである。続いて上記第２のデータエリア４０
３ｂを読み出す際には、上記保持手段に格納されている
フラグ４０３ ｂ’の情報を用いてキャッシュメモリの
ヒツト判定を行なう。
上記の動作により、第２のデータエリアの読出しの際に
は上記保持手段にすでに格納されているフラグ情報に基
いて直ちにキャッシュメモリのヒツト判定を行なうこと
ができるので、第２のデータエリアの読出しの際にあら
ためて第２のデータエリアのフラグを読出す場合に比べ
て、アクセス時間の短縮をはかることができる。上記保
持手段に格納されたフラグ情報に基いたヒツト判定につ
いては、後述のキャッシュメモリ制御回路のところで説
明する。
は上記保持手段にすでに格納されているフラグ情報に基
いて直ちにキャッシュメモリのヒツト判定を行なうこと
ができるので、第２のデータエリアの読出しの際にあら
ためて第２のデータエリアのフラグを読出す場合に比べ
て、アクセス時間の短縮をはかることができる。上記保
持手段に格納されたフラグ情報に基いたヒツト判定につ
いては、後述のキャッシュメモリ制御回路のところで説
明する。
以下、第１図の各構成要素の内部構成とその動作につい
て説明する。
て説明する。
まず、キャッシュメモリ１の構成を第３図を用いて説明
する。
する。
キャッシュメモリ１の主要部は連想メモリ２とＲＡＭ
３ ａ 、 ３ ｂであり、先にＦｉｇ、２を用いて説
明したように、連想メモリ２中の１つの連想アドレス情
報に対して、連続したワードアドレスを有する２つのデ
ータエリア（それぞれ３ａ、３ｂに格納）が対応する。
３ ａ 、 ３ ｂであり、先にＦｉｇ、２を用いて説
明したように、連想メモリ２中の１つの連想アドレス情
報に対して、連続したワードアドレスを有する２つのデ
ータエリア（それぞれ３ａ、３ｂに格納）が対応する。
ここでＲＡＭ ３ ａ 、 ３ ｂ中の各データエリア
にはフラグ部分（３ａ’。
にはフラグ部分（３ａ’。
３ｂ′）が設けられている。また本実施例では連想メモ
リ２内にも、アドレスが有効な状態で格納されているこ
とを示すフラグ部分２′が設けられている。
リ２内にも、アドレスが有効な状態で格納されているこ
とを示すフラグ部分２′が設けられている。
キャッシュメモリ１には、３２ビットのアドレス信号の
うち、命令フェッチアドレスとして上位２９ビット（Ａ
３１〜Ａ３）の信号１２と、３０ビット目（Ａ２）の信
号１１が入力される。信号１１は命令アドレスが偶数か
奇数かを示す信号であって、０のとき偶数アドレス、■
のとき奇数アドレスであることを示す。また、命令入力
として３２ビットの信号１４が入力される。また、制御
信号として信号１８，１９，２０，２１．２２が入力さ
れる。キャッシュメモリ１から読出された３２ビットの
命令は信号１３として出力される。
うち、命令フェッチアドレスとして上位２９ビット（Ａ
３１〜Ａ３）の信号１２と、３０ビット目（Ａ２）の信
号１１が入力される。信号１１は命令アドレスが偶数か
奇数かを示す信号であって、０のとき偶数アドレス、■
のとき奇数アドレスであることを示す。また、命令入力
として３２ビットの信号１４が入力される。また、制御
信号として信号１８，１９，２０，２１．２２が入力さ
れる。キャッシュメモリ１から読出された３２ビットの
命令は信号１３として出力される。
また、ヒツト／ミスヒツトに関する情報は、上記各デー
タエリアのフラグ部分３ａ’ 、３ｂ’からの信号に基
いて生成されるＶＡＬＩＤフラグ信号１５．１６および
１７としてそれぞれ出力される。
タエリアのフラグ部分３ａ’ 、３ｂ’からの信号に基
いて生成されるＶＡＬＩＤフラグ信号１５．１６および
１７としてそれぞれ出力される。
ＶＡＬＩＤフラグ信号１５は、キャッシュ検索の結果、
連想部２内に当該連想されるアドレス情報が含まれてい
ないときに出力される信号である。
連想部２内に当該連想されるアドレス情報が含まれてい
ないときに出力される信号である。
ＶＡＬＩＤフラグ信号１６は、アクセス中の命令アドレ
ス内に有効な命令が格納されているときに出力される信
号である。また、ＶＡＬＩＤフラグ信号１７は、アクセ
ス中の命令アドレスが偶数であるときに次にアクセスさ
れる確率の高い奇数の命令アドレスの命令がＲＡＭ３６
内に有効な状態で存在している場合に出力される信号で
ある。
ス内に有効な命令が格納されているときに出力される信
号である。また、ＶＡＬＩＤフラグ信号１７は、アクセ
ス中の命令アドレスが偶数であるときに次にアクセスさ
れる確率の高い奇数の命令アドレスの命令がＲＡＭ３６
内に有効な状態で存在している場合に出力される信号で
ある。
連想メモリ２には連想・書込み入力として上記信号１２
が、ＶＡＬＩＤフラグとして信号１８が入力され、連想
結果のヒツト／ミスヒツトが信号３３に、どの行にヒツ
トしたかが信号４０に出力される。ＲＡＭ３ａ、３ｂは
信号４０によってアドレッシングされ、書込み入力とし
て信号１４゜３４．１１が入力される。読出し出力は信
号３１゜３２．３５，３６である。ＲＡＭ３ａの入力信
号１４に対応する出力は信号３１．入力信号３４に対応
する出力は信号３５であり、ＲＡＭ３６の入力信号１４
に対応する出力は信号３２、入力信号１１に対応する出
力は信号３６である。セレクタ４に入力された信号３１
，３２は信号１１によって選択され、信号１１が０のと
きは信号３１の値、１のときは信号３２の値が信号１３
に出力される。
が、ＶＡＬＩＤフラグとして信号１８が入力され、連想
結果のヒツト／ミスヒツトが信号３３に、どの行にヒツ
トしたかが信号４０に出力される。ＲＡＭ３ａ、３ｂは
信号４０によってアドレッシングされ、書込み入力とし
て信号１４゜３４．１１が入力される。読出し出力は信
号３１゜３２．３５，３６である。ＲＡＭ３ａの入力信
号１４に対応する出力は信号３１．入力信号３４に対応
する出力は信号３５であり、ＲＡＭ３６の入力信号１４
に対応する出力は信号３２、入力信号１１に対応する出
力は信号３６である。セレクタ４に入力された信号３１
，３２は信号１１によって選択され、信号１１が０のと
きは信号３１の値、１のときは信号３２の値が信号１３
に出力される。
信号１９は連想メモリ２の書込み指示信号であり、信号
２０は書込む行の指定信号である。信号２１はＲＡＦｉ
３ａの書込み指示信号であり、信号２２はＲＡＭ３ｂの
書込み指示信号である。
２０は書込む行の指定信号である。信号２１はＲＡＦｉ
３ａの書込み指示信号であり、信号２２はＲＡＭ３ｂの
書込み指示信号である。
連想メモリ２は２９ビットの連想情報と１ビットのＶＡ
ＬＩＤフラグを記憶する。上記連想メモリの書込み指示
信号１９の状態により、連想メモリ２は次のような動作
をする。まず、信号１９が０”のときは、信号１２と各
行に記憶されている連想情報とを比較する。その結果、
一致した行があり、かつその行のＶＡＬＩＤフラグ２′
が１の場合（すなわち当該アドレスが有効に存在してい
る場合）には信号３３を“′１″にすると共に、信号４
０のその行に対応するラインを１′″にする。この信号
３３からインバータ５を介して取出される”０” ＋７
）ＶＡＬＩＤ７ラグ信号１５は、連想部２内に連想され
る有効なアドレス情報が含まれていることを示す。次に
信号１９が＃ Ｉ Ｈのときには、信号２０によって指
定されるＲＯＷに連想情報として信号１２の値とＶＡＬ
ＩＤフラグとして信号１８の値とを書込む。
ＬＩＤフラグを記憶する。上記連想メモリの書込み指示
信号１９の状態により、連想メモリ２は次のような動作
をする。まず、信号１９が０”のときは、信号１２と各
行に記憶されている連想情報とを比較する。その結果、
一致した行があり、かつその行のＶＡＬＩＤフラグ２′
が１の場合（すなわち当該アドレスが有効に存在してい
る場合）には信号３３を“′１″にすると共に、信号４
０のその行に対応するラインを１′″にする。この信号
３３からインバータ５を介して取出される”０” ＋７
）ＶＡＬＩＤ７ラグ信号１５は、連想部２内に連想され
る有効なアドレス情報が含まれていることを示す。次に
信号１９が＃ Ｉ Ｈのときには、信号２０によって指
定されるＲＯＷに連想情報として信号１２の値とＶＡＬ
ＩＤフラグとして信号１８の値とを書込む。
ＲＡＭ３ａとＲＡＭ３ｂはそれぞれ偶数ワードアドレス
、奇数ワードアドレスの命令を保持する。
、奇数ワードアドレスの命令を保持する。
キャッシュメモリ１は、この他に、インバータ５゜６、
ＡＮＤゲート７．８，９、ＯＲゲート１０からなる。
ＡＮＤゲート７．８，９、ＯＲゲート１０からなる。
このキャッシュメモリ１の読出し動作は、第１図中のキ
ャッシュメモリ読出し・書込み制御回路１００の制御の
下、次のように行なわれる。このキャッシュメモリ読出
し・書込み制御回路の一例を第４図に示す。書込み信号
５０をＪ＃ ＯＩＩにし。
ャッシュメモリ読出し・書込み制御回路１００の制御の
下、次のように行なわれる。このキャッシュメモリ読出
し・書込み制御回路の一例を第４図に示す。書込み信号
５０をＪ＃ ＯＩＩにし。
読出す命令のアドレスを前述の信号工１および信号１２
として入力する。書込み信号５０が′０′″なので、書
込み制御回路のＡＮＤゲート１０６゜１０７．１０８に
よって連想メモリ２、ＲＡＭ ３ ａ 、 ３ ｂに書
込みを指示する信号１９゜２１．２２も“０″にされる
。連想メモリ２は信号１９が０”なので、信号１２によ
って連想を行い、結果が信号３３および信号４０に出力
される。
として入力する。書込み信号５０が′０′″なので、書
込み制御回路のＡＮＤゲート１０６゜１０７．１０８に
よって連想メモリ２、ＲＡＭ ３ ａ 、 ３ ｂに書
込みを指示する信号１９゜２１．２２も“０″にされる
。連想メモリ２は信号１９が０”なので、信号１２によ
って連想を行い、結果が信号３３および信号４０に出力
される。
本発明の特徴的な読出し動作はキャッシュメモリ制御回
路２０２により次のようにしてなされる。
路２０２により次のようにしてなされる。
第５図はこの命令キャッシュ制御回路２０２の構成例を
示したものである。命令キャッシュ制御回路２０２は命
令実行部２０１からの信号である分岐指示信号２１１ま
たはブリフェッチ指示信号２１２を受けて動作を開始す
る。分岐指示信号２１１はプログラムの流れにおいて分
岐が発生した場合に、ブリフェッチ指示信号２１２は分
岐が発生せずシーケンシャルにプログラムを実行する場
合に、各々命令実行部から命令キャッシュ制御回路に入
力される信号である。
示したものである。命令キャッシュ制御回路２０２は命
令実行部２０１からの信号である分岐指示信号２１１ま
たはブリフェッチ指示信号２１２を受けて動作を開始す
る。分岐指示信号２１１はプログラムの流れにおいて分
岐が発生した場合に、ブリフェッチ指示信号２１２は分
岐が発生せずシーケンシャルにプログラムを実行する場
合に、各々命令実行部から命令キャッシュ制御回路に入
力される信号である。
まず、命令実行部２０１が分岐指示の場合（信号２１１
がＩＩ １１ｙで２１２がｎ０ｕ）、およびブリフェッ
チ指示でかつ命令アドレスが偶数である場合（信号２１
１がＩＩ Ｏ＃ｌ、信号２１２が″１″。
がＩＩ １１ｙで２１２がｎ０ｕ）、およびブリフェッ
チ指示でかつ命令アドレスが偶数である場合（信号２１
１がＩＩ Ｏ＃ｌ、信号２１２が″１″。
信号１１が１１０′１）には、インバータ２２２、ＡＮ
Ｄゲート２２３，２２４．およびＯＲゲー１へ２２５に
より、ＯＲゲート２２５の出力は′】′となる。このた
め、アクセス中の命令アドレス内に有効な命令が格納さ
れていることを示すＶＡＬＩＤフラグ信号１６が１″′
であるとき（格納されているとき）はＡＮＤゲート２３
１の出力が１”となって、キャッシュメモリアクセス指
示信号２１５がＯＲゲート２３３を介して出力される。
Ｄゲート２２３，２２４．およびＯＲゲー１へ２２５に
より、ＯＲゲート２２５の出力は′】′となる。このた
め、アクセス中の命令アドレス内に有効な命令が格納さ
れていることを示すＶＡＬＩＤフラグ信号１６が１″′
であるとき（格納されているとき）はＡＮＤゲート２３
１の出力が１”となって、キャッシュメモリアクセス指
示信号２１５がＯＲゲート２３３を介して出力される。
一方、ＶＡＬＩＤフラグ信号がＨＯＩＩであるとき（格
納されていないとき）は、インバータ２２６．ＡＮＤゲ
ート２２８、およびＯＲゲー１−２３０を介して外部メ
モリアクセス指示信号２１４が出力される。
納されていないとき）は、インバータ２２６．ＡＮＤゲ
ート２２８、およびＯＲゲー１−２３０を介して外部メ
モリアクセス指示信号２１４が出力される。
このとき、ＯＲゲート２２５の出力は、Ｄフリップフロ
ップ（Ｄ−ＦＦ）２２１のクロック入力ＣＫにも入力さ
れる。このＤ−ＦＦのＤ入力には、アクセス中の命令ア
ドレスが偶数アドレスであるときに次にアクセスされる
確率の高い奇数アドレ 。
ップ（Ｄ−ＦＦ）２２１のクロック入力ＣＫにも入力さ
れる。このＤ−ＦＦのＤ入力には、アクセス中の命令ア
ドレスが偶数アドレスであるときに次にアクセスされる
確率の高い奇数アドレ 。
スの命令がＲＡＭ３ｂ中に有効な状態で存在しているこ
とを示すＶＡＬＩＤフラグ信号１７が入力されている。
とを示すＶＡＬＩＤフラグ信号１７が入力されている。
すなわち、偶数アドレスをアクセス中に、すでに奇数ア
ドレス側のデータの存在状況がＶＡＬ ＩＤフラグ信号
１７として Ｄ−ＦＦ２２１のＤ入力に加えられているのである。
ドレス側のデータの存在状況がＶＡＬ ＩＤフラグ信号
１７として Ｄ−ＦＦ２２１のＤ入力に加えられているのである。
命令実行部２０１がブリフェッチ指示でかつ命令アドレ
スが先の偶数の状態から奇数の状態となった場合（信号
２１１がＪ Ｑ ７１．信号２１２が“１”、信号１１
が７１１ ″）には、上記Ｄ−ＦＦ２２１を中心とした
命令キャッシュ制御回路２０２が本発明に特徴的な動作
をする。まず信号１１が１１１ ｕになったことにより
、ＯＲゲート２２５の働きによってＤ−ＦＦ２２１のク
ロック入力ＣＫは１０″になる。このクロック入力の変
化のタイミングでＶＡＬＩＤフラグ信号１７の情報がＤ
−ＦＦのＱ出力に出力される。
スが先の偶数の状態から奇数の状態となった場合（信号
２１１がＪ Ｑ ７１．信号２１２が“１”、信号１１
が７１１ ″）には、上記Ｄ−ＦＦ２２１を中心とした
命令キャッシュ制御回路２０２が本発明に特徴的な動作
をする。まず信号１１が１１１ ｕになったことにより
、ＯＲゲート２２５の働きによってＤ−ＦＦ２２１のク
ロック入力ＣＫは１０″になる。このクロック入力の変
化のタイミングでＶＡＬＩＤフラグ信号１７の情報がＤ
−ＦＦのＱ出力に出力される。
ＶＡＬＩＤフラグ信号Ｉ７がｌ′″ （奇数アドレスに
命令が存在）ならばＱ出力も“′１・′となって、ＡＮ
＋’）ゲート２３２およびＯＲゲート２３３を介してキ
ャッシュメモリアクセス指示信号２１５が出力される。
命令が存在）ならばＱ出力も“′１・′となって、ＡＮ
＋’）ゲート２３２およびＯＲゲート２３３を介してキ
ャッシュメモリアクセス指示信号２１５が出力される。
一方ＶＡＬＩＤフラグ信号１７が”０” （奇数アド
レスに命令が存在しない）ならばＱ出力も０′″となっ
て、インバータ２２７、ＡＮＤゲート２２９、およびＯ
Ｒゲート２３０を介して外部メモリアクセス指示信号２
１４が出力される。
レスに命令が存在しない）ならばＱ出力も０′″となっ
て、インバータ２２７、ＡＮＤゲート２２９、およびＯ
Ｒゲート２３０を介して外部メモリアクセス指示信号２
１４が出力される。
以上の動作をフローチャートで示すと、第６図のように
なる。
なる。
命令実行部が分岐指示（信号２１１が“１′・）のとき
は処理３０２から開始し、命令ブリフェッチ指示（信号
２１２がｚＥｎ）のときは処理３０１から開始する。処
理３０１では命令アドレスが奇数あるいは偶数であるか
を検査し、偶数のとき処理３０２へ進み、奇数のとき処
理３０６へ進む。ここで命令アドレス（ワードアドレス
）が偶数であることは、連想部の１つのアドレス情報に
対する複数（ここでは２つのデータエリアのうちの最初
にアクセスされるデータエリアに対するアクセスである
ことを示す。逆に命令アドレスが奇数であることは、そ
れ以外のデータエリアに対するアクセスであることを示
す。次の処理３０２はキャッシュメモリｌの連想動作、
すなわち通常のキャッシュ検索を示す。フローチャート
から理解されるように、この処理３０２は、（１）命令
実行部２０１が分岐指示信号２１１を出力している場合
と、（２）命令実行部２０１がブリフェッチ指示信号２
１２を出力している場合であってかつ命令アドレスが偶
数である（すなわち最初にアクセスされるデータエリア
へのアクセスである）場合になされる。
は処理３０２から開始し、命令ブリフェッチ指示（信号
２１２がｚＥｎ）のときは処理３０１から開始する。処
理３０１では命令アドレスが奇数あるいは偶数であるか
を検査し、偶数のとき処理３０２へ進み、奇数のとき処
理３０６へ進む。ここで命令アドレス（ワードアドレス
）が偶数であることは、連想部の１つのアドレス情報に
対する複数（ここでは２つのデータエリアのうちの最初
にアクセスされるデータエリアに対するアクセスである
ことを示す。逆に命令アドレスが奇数であることは、そ
れ以外のデータエリアに対するアクセスであることを示
す。次の処理３０２はキャッシュメモリｌの連想動作、
すなわち通常のキャッシュ検索を示す。フローチャート
から理解されるように、この処理３０２は、（１）命令
実行部２０１が分岐指示信号２１１を出力している場合
と、（２）命令実行部２０１がブリフェッチ指示信号２
１２を出力している場合であってかつ命令アドレスが偶
数である（すなわち最初にアクセスされるデータエリア
へのアクセスである）場合になされる。
処理３０３ではＶＡＬＩＤフラグ１６を用いて、アクセ
スすべき命令がキャッシュメモリｌ内に存在することが
確認できた時（ヒツト）、処理３０４へ進む。逆に、存
在しないとき（ミスヒツト）、処理３０５へ進む。処理
３０４ではキャッシュメモリ１より命令を読出し、信号
２１５をアサートしてトライステートバッファ２０３を
経由して読出し命令１３をデータバス２１３へ出方する
。処理３０５では外部メモリアクセス指示信号２１４を
７サートして、外部メモリ２０４から命令を読出し、デ
ータバス２１３へ出力する。上記処理３０４，３０５で
データバス２１３へ出力された命令は命令実行部２０１
に受取られ実行される。
スすべき命令がキャッシュメモリｌ内に存在することが
確認できた時（ヒツト）、処理３０４へ進む。逆に、存
在しないとき（ミスヒツト）、処理３０５へ進む。処理
３０４ではキャッシュメモリ１より命令を読出し、信号
２１５をアサートしてトライステートバッファ２０３を
経由して読出し命令１３をデータバス２１３へ出方する
。処理３０５では外部メモリアクセス指示信号２１４を
７サートして、外部メモリ２０４から命令を読出し、デ
ータバス２１３へ出力する。上記処理３０４，３０５で
データバス２１３へ出力された命令は命令実行部２０１
に受取られ実行される。
一部、処理３０１において命令アドレスが奇数である場
合には、処理３０６に進む。この処理３０６は本発明の
特徴部分であり、フローチャートから理解されるように
、命令実行部２０１がブリフェッチ指示信号２１２を出
力している場合であってかつ命令アドレスが奇数である
（すなわち最初にアクセスされるデータエリア）以外の
データエリアへのアクセスである）場合に行なわれる。
合には、処理３０６に進む。この処理３０６は本発明の
特徴部分であり、フローチャートから理解されるように
、命令実行部２０１がブリフェッチ指示信号２１２を出
力している場合であってかつ命令アドレスが奇数である
（すなわち最初にアクセスされるデータエリア）以外の
データエリアへのアクセスである）場合に行なわれる。
この処理３０６では上記ＶＡＬＩＤフラグ１７を用いて
、アクセスすべき命令がキャッシュメモリ１内に存在す
ることが確認できた時（ヒツト）、処理３０４へ進む。
、アクセスすべき命令がキャッシュメモリ１内に存在す
ることが確認できた時（ヒツト）、処理３０４へ進む。
逆に、存在しないとき（ミスヒツト）、処理３０５へ進
む。つまり、この処理３０６においては、通常のキャッ
シュ検索は行なわず、直前の偶数命令アドレス時の処理
３０２の際に検出され、保持されていたＶＡＬＩＤフラ
グ１７の情報を用いて、ヒツト又はミスヒツトの判断を
行なう。
む。つまり、この処理３０６においては、通常のキャッ
シュ検索は行なわず、直前の偶数命令アドレス時の処理
３０２の際に検出され、保持されていたＶＡＬＩＤフラ
グ１７の情報を用いて、ヒツト又はミスヒツトの判断を
行なう。
なお、以上説明した実施例では、命令ブリフェッチ時の
動作について説明したが、スタック領域に退避しておい
たレジスタの回復時にも本発明が適用できることは自明
であろう。
動作について説明したが、スタック領域に退避しておい
たレジスタの回復時にも本発明が適用できることは自明
であろう。
また、本実施例では、連想部に対応するＲＡＭのワード
数（データエリア数）を２としたが、２のべき乗であれ
ば容易に拡張できることは自明であろう。
数（データエリア数）を２としたが、２のべき乗であれ
ば容易に拡張できることは自明であろう。
本発明によれば、命令のブリフェッチやスタック領域中
のレジスタ回復のようにシーケンシャルなアクセスを行
う場合、連続したアドレスに対する検索を同時に行い、
その結果を保持しておき、連続したアドレスに対するア
クセスを行うとき。
のレジスタ回復のようにシーケンシャルなアクセスを行
う場合、連続したアドレスに対する検索を同時に行い、
その結果を保持しておき、連続したアドレスに対するア
クセスを行うとき。
キャッシュの検索を行わず、上記の保持結果を用いてヒ
ツト判定を行い、ミスヒツトのとき直ちに外部メモリへ
アクセスを行うことにより、キャッシュ検索に要するオ
ーバヘッド時間を削減できるようになる。
ツト判定を行い、ミスヒツトのとき直ちに外部メモリへ
アクセスを行うことにより、キャッシュ検索に要するオ
ーバヘッド時間を削減できるようになる。
その結果、平均的なアクセス時間を短くすることができ
る。
る。
第１図は本発明の一実施例のマイクロプロセッサの構成
図、第２図は第１図中のキャッシュメモリの内部の概要
を示す図、第３図は第１図中のキャッシュメモリの内部
構成図、第４図は第１図中のキャッシュメモリ読出し・
書込み制御回路の内部構成図、第５図は第１図中のキャ
ッシュメモリ制御回路の一部の内部構成図、第６図は第
１図中のキャッシュメモリ制御回路の動作のフローチャ
ートである。 ５、符号の説明 ■・・・キャッシュメモリ、２・・・連想メモリ、３ａ
、３ｂ・・・ＲＡＭ、１００・・・キャッシュメモリ読
出し・書込み制御回路、２００・・・マイクロプロセッ
サ、２０１・・・命令実行部、２０２・・・キャッシュ
メモリ制御回路、２０４・・・外部メモリ。
図、第２図は第１図中のキャッシュメモリの内部の概要
を示す図、第３図は第１図中のキャッシュメモリの内部
構成図、第４図は第１図中のキャッシュメモリ読出し・
書込み制御回路の内部構成図、第５図は第１図中のキャ
ッシュメモリ制御回路の一部の内部構成図、第６図は第
１図中のキャッシュメモリ制御回路の動作のフローチャ
ートである。 ５、符号の説明 ■・・・キャッシュメモリ、２・・・連想メモリ、３ａ
、３ｂ・・・ＲＡＭ、１００・・・キャッシュメモリ読
出し・書込み制御回路、２００・・・マイクロプロセッ
サ、２０１・・・命令実行部、２０２・・・キャッシュ
メモリ制御回路、２０４・・・外部メモリ。
Claims (1)
- 【特許請求の範囲】 １、複数ビットからなるタグアドレス、 上記タグアドレスによってアドレスされる複数のデータ
エリアが行方向および列方向にマトリクス状に構成され
、上記タグアドレスの所定ビット情報を共通に利用して
同一行の複数のデータエリリアがアクセスされ、上記タ
グアドレスの少なくとも残りの１ビットに従って上記同
一行の上記複数のデータエリアの１つが選択的に指定さ
れるキャッシュメモリ、 上記キャッシュメモリまたは外部メモリに格納された情
報に基いて命令の実行を行なう命令実行部、 上記キャッシュメモリの動作を制御するキャッシュメモ
リ制御回路から成り、 上記キャッシュメモリ中の上記複数のデータエリアは、
そのデータエリアに有効なデータが記憶されているか否
かを示すフラグを各データエリア毎に有し、 上記キャッシュメモリ制御回路は、上記フラグを読出す
手段とその読出されたフラグの情報のうちの少なくとも
一部を保持する保持手段とを有し、 上記連続した複数のデータエリアをシーケンシャルにア
クセスする際、上記残りのビットの信号によって当該行
のうち最初に選択的に示めされるデータエリアの検索時
に、上記最初に示めされるデータエリア以外のデータエ
リアのフラグの情報を上記保持手段に保持し、上記残り
のビットの他の信号によってそれ以降に選択的に示めさ
れる当該行のデータエリアについては上記保持手段に保
持された上記フラグの情報によってキャッシュメモリの
ヒット判定を行なうことを特徴とするマイクロプロセッ
サ。 ２、上記複数ビットからなるタグアドレスが３２ビット
であり、そのうちの上位２９ビットの情報を共通に利用
して上記複数のデータエリアがアクセスされ、３０ビッ
ト目の情報を利用して上記複数のデータエリアが選択的
に示めされることを特徴とする特許請求の範囲第１項記
載のマイクロプロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27123586 | 1986-11-14 | ||
| JP61-271235 | 1986-11-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63238646A true JPS63238646A (ja) | 1988-10-04 |
Family
ID=17497237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62285352A Pending JPS63238646A (ja) | 1986-11-14 | 1987-11-13 | マイクロプロセッサ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4942521A (ja) |
| EP (1) | EP0267628B1 (ja) |
| JP (1) | JPS63238646A (ja) |
| KR (1) | KR950006590B1 (ja) |
| DE (1) | DE3750175T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01199249A (ja) * | 1987-10-05 | 1989-08-10 | Motorola Inc | キヤツシユラインの全エントリの充填を選択的に試みるバスマスタ |
| JPH0527971A (ja) * | 1991-07-24 | 1993-02-05 | Nec Corp | 情報処理装置 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2200483B (en) * | 1987-01-22 | 1991-10-16 | Nat Semiconductor Corp | Memory referencing in a high performance microprocessor |
| US6092153A (en) * | 1988-11-14 | 2000-07-18 | Lass; Stanley Edwin | Subsettable top level cache |
| JPH04233642A (ja) * | 1990-07-27 | 1992-08-21 | Dell Usa Corp | キャッシュアクセスと並列的にメモリアクセスを行なうプロセッサ及びそれに用いられる方法 |
| WO1993017386A1 (fr) * | 1992-02-28 | 1993-09-02 | Oki Electric Industry Co., Ltd. | Antememoire |
| US5574877A (en) * | 1992-09-25 | 1996-11-12 | Silicon Graphics, Inc. | TLB with two physical pages per virtual tag |
| US5553270A (en) * | 1993-09-01 | 1996-09-03 | Digital Equipment Corporation | Apparatus for providing improved memory access in page mode access systems with pipelined cache access and main memory address replay |
| US5611073A (en) * | 1995-02-09 | 1997-03-11 | Delco Electronics Corp. | Method of ensuring parameter coherency in a multi-processor system |
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| WO2005122177A1 (ja) * | 2004-06-09 | 2005-12-22 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路 |
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| CN104699627B (zh) * | 2013-12-06 | 2019-05-07 | 上海芯豪微电子有限公司 | 一种缓存系统和方法 |
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| US4363095A (en) * | 1980-12-31 | 1982-12-07 | Honeywell Information Systems Inc. | Hit/miss logic for a cache memory |
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| US4586130A (en) * | 1983-10-03 | 1986-04-29 | Digital Equipment Corporation | Central processing unit for a digital computer |
| DE3650782T2 (de) * | 1985-02-22 | 2004-06-17 | Intergraph Hardware Technologies Co., Las Vegas | Anordnung von Cachespeicherverwaltungseinheiten |
| US4811209A (en) * | 1986-07-31 | 1989-03-07 | Hewlett-Packard Company | Cache memory with multiple valid bits for each data indication the validity within different contents |
-
1987
- 1987-11-12 KR KR1019870012732A patent/KR950006590B1/ko not_active Expired - Fee Related
- 1987-11-13 JP JP62285352A patent/JPS63238646A/ja active Pending
- 1987-11-13 EP EP87116817A patent/EP0267628B1/en not_active Expired - Lifetime
- 1987-11-13 DE DE3750175T patent/DE3750175T2/de not_active Expired - Fee Related
- 1987-11-13 US US07/119,919 patent/US4942521A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214039A (ja) * | 1985-03-20 | 1986-09-22 | Hitachi Ltd | キヤツシユメモリ |
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| JPH01199249A (ja) * | 1987-10-05 | 1989-08-10 | Motorola Inc | キヤツシユラインの全エントリの充填を選択的に試みるバスマスタ |
| JPH0527971A (ja) * | 1991-07-24 | 1993-02-05 | Nec Corp | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950006590B1 (ko) | 1995-06-19 |
| EP0267628A2 (en) | 1988-05-18 |
| EP0267628A3 (en) | 1990-07-04 |
| DE3750175T2 (de) | 1994-10-13 |
| KR880006600A (ko) | 1988-07-23 |
| DE3750175D1 (de) | 1994-08-11 |
| US4942521A (en) | 1990-07-17 |
| EP0267628B1 (en) | 1994-07-06 |
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