JPH0528128U - アナログ−デイジタル変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 アナログ−ディジタル変換装置において、変
換速度の向上を計る。 【構成】 スイッチ１、Ｓ／Ｈアンプ２、Ａ／Ｄコンバ
ータ３、レジスタ４の順に直列に接続する。さらに、こ
れらをコントロールするＣＰＵ１２および第１〜第５の
パルス発生器を接続する。 【効果】 Ｎ個の入力チャンネルを有し、連続的にＡ／
Ｄ変換を行う場合において、Ｓ／Ｈアンブの信号保持機
能を利用し、ハードウェア上で生じるむだ時間を削減す
る変換回路を構成することにより、変換速度の向上を実
現している。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、Ｎ個の入力チャンネルを有するアナログ−ディジタル（以下Ａ／ Ｄ）変換回路における変換速度の高速化に関するものである。

【０００２】

【従来の技術】

図４は、Ｎ個の入力チャンネルを有する従来のＡ／Ｄ変換回路の概観図を示す 。図５は、上記回路における変換シーケンスのタイミングチャートを示す。また 、図６は、上記シーケンスのフローチャートを示す。 図４において、１はＮ個の入力アナログ信号のうち、所望の１個の入力アナロ グ信号を出力するスイッチ、２は上記スイッチ１から送出される出力アナログ信 号をサンプリング及び保持する機能を持つサンプル・ホールドアンプ（以下Ｓ／ Ｈアンプ）、３は上記Ｓ／Ｈアンプ２の出力アナログ信号をＭｂｉｔディジタル 信号に変換するＭｂｉｔＡ／Ｄコンバータ、４は上記ＭｂｉｔＡ／Ｄコンバータ ３の出力Ｍｂｉｔディジタル信号を格納するレジスタ、５は上記スイッチ１の入 力チャンネルを設定する信号を発生する第１のパルス発生器、６は上記Ｓ／Ｈア ンプ２をサンプルモードもしくはホールドモードのいずれかに設定するモード設 定信号を発生する第２のパルス発生器、７は上記ＭｂｉｔＡ／Ｄコンバータ３に Ａ／Ｄ変換を開始させる信号を発生する第３のパルス発生器、９は上記レジスタ ４に格納された上記Ｍｂｉｔディジタル信号をＣＰＵが読み込むための信号を発 生する第５のパルス発生器、１２は一連のＡ／Ｄ変換の開始および上記Ｍｂｉｔ ディジタル信号の読込みを行うＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；中央処理装置）、１３は一連のＡ／Ｄ変換を開始するために上記ＣＰ Ｕ１２から第１のパルス発生器に送出されるトリガ信号、１４は上記スイッチ１ の入力チャンネルを設定するために上記第１のパルス発生器５から上記スイッチ １に送出される第１のチャンネルセレクト信号、１５は上記Ｓ／Ｈアンプ２をサ ンプルモードからホールドモードに切り換えるために上記第２のパルス発生器６ から上記Ｓ／Ｈアンプ２へ送出されるモード設定信号、１６は、上記ＭｂｉｔＭ ｂｉｔＡ／Ｄコンバータ３に変換を開始させるために上記第３のパルス発生器７ から上記ＭｂｉｔＡ／Ｄコンバータ３に送出される変換指令信号、１８は上記Ｃ ＰＵ１２が上記レジスタ４に格納された上記Ｍｂｉｔディジタル信号を読み込む ために上記第５のパルス発生器９から上記レジスタ４に送出されるリード信号、 １９は上記スイッチ１に取り込まれる第１の入力アナログ信号、２０は上記スイ ッチ１に取り込まれる第２の入力アナログ信号、２１は上記スイッチ１の出力ア ナログ信号、２２は上記Ｓ／Ｈアンプ２の出力アナログ信号、２３は上記Ｍｂｉ ｔＡ／Ｄコンバータ３の出力Ｍｂｉｔディジタル信号、２４は上記トリガ信号１ ３と上記リード信号１８のいずれかを送出する第３のＯＲゲート回路である。 また、図５（ａ）〜（ｄ）において、立ち上がり（上向きの矢印）から立ち下 がり（下向きの矢印）までの時間は以下のことを示している。ただし、上記第３ のＯＲゲート回路２４において入出力間で生じる遅延時間は無視できるものとす る。 （ａ）は、第１のパルス発生器が第１のチャンネルセレクト信号１４を送出し てからスイッチ１に取り込まれる第１、第２の入力アナログ信号１９、２０とＳ ／Ｈアンプ２の出力アナログ信号２２がある許容誤差の範囲内で等しくなるまで の時間、（ｂ）は、Ｓ／Ｈアンプ２がホールドモードに保たれている時間、（ｃ ）は、ＭｂｉｔＡ／Ｄコンバータ３が、変換指令信号１６を受けて、Ｓ／Ｈアン プ２の出力アナログ信号２２を出力Ｍｂｉｔディジタル信号２３に変換し、これ をレジスタ４に送出するまでの時間、（ｄ）は、ＣＰＵ１２が、レジスタ４に格 納されたＭｂｉｔディジタル信号２３を読み込むのに要する時間を示す。

【０００３】 次に、図４をもとに一連のＡ／Ｄ変換動作について説明する。 図４において、ＣＰＵ１２は一連のＡ／Ｄ変換動作を開始させるトリガ信号１ ３を第３のＯＲゲート回路２４を通じて第１のパルス発生器５に送出する。 第１のパルス発生器５は上記トリガ信号１３を受けるとただちに、スイッチ１ に向けて第１のチャンネルセレクト信号１４を送出する。 上記スイッチ１は、上記第１のパルス発生器５より上記第１のチャンネルセレ クト信号１４を受けるとＮ個の入力チャンネルのうち、所望の１つの入力チャン ネルから第１の入力アナログ信号１９を取り込み、出力アナログ信号２１を送出 する。（図５（ａ）、図６（ａ）） また、この時、後段のＳ／Ｈアンプ２はサンプルモードにあり、上記アナログ 信号２１を取り込みながら、出力アナログ信号２２を送出する。 ここで、上記第１のパルス発生器が上記第１のチャンネルセレクト信号１４を 送出してから、上記スイッチ１に取り込まれる上記第１の入力アナログ信号１９ と上記Ｓ／Ｈアンプ２の出力アナログ信号２２がある許容誤差の範囲内で等しく なるまでの時間をセトリングタイムと定義する。 上記セトリングタイムが経過した後、第２のパルス発生器６は、モード設定信 号１５を送出する。上記Ｓ／Ｈアンプ２は、このモード設定信号１５を受けて、 Ａ／Ｄ変換が終了するまでホールドモードに設定される。（図５（ｂ）、図６（ ｂ）） そして、上記出力アナログ信号２２が一定値に保持された後、変換指令信号１ ６が送出される。ＭｂｉｔＡ／Ｄコンバータ３は、これを受けて、一定値に保持 された上記Ｓ／Ｈアンプ２の出力アナログ信号２２をＭｂｉｔディジタル信号２ ３に変換し、このＭｂｉｔディジタル信号２３を後段のレジスタ４に格納する。 （図５（ｃ）、図６（ｃ）） この時点で、上記Ｓ／Ｈアンプ２は、ホールドモードからサンプルモードに切 換えられると共に第５のパルス発生器９によるリード信号１８の送出が開始され る。 次に、レジスタ４は、上記リード信号１８を受けて上記Ｍｂｉｔディジタル信 号２３をＣＰＵ１２に送出する。（図５（ｄ）、図６（ｄ））ＣＰＵ１２がこの Ｍｂｉｔディジタル信号２３を読み込むと共に、上記リード信号１８は第１のパ ルス発生器５に送出される。そして、上記第１のパルス発生器５は再び第１のチ ャンネルセレクト信号１４を送出し、第２の入力アナログ信号２０を取り込んで 、新たにＡ／Ｄ変換を開始する。（図５（ａ）、図６（ａ）） 以後、上記と同様のシーケンスで行われる。

【０００４】

【考案が解決しようとする課題】 一般にスイッチ、０Ｐアンプ等により構成されるアナログ回路においては、セ トリングタイムが生じるため、Ａ／Ｄ変換を行う場合、Ａ／Ｄコンバータ前段の アナログ回路に入力信号を取り込んでから、少なくともこのセトリングタイムに 相当する時間が経過するまで、Ａ／Ｄコンバータに変換指令を送ることができな い。よって、連続的にＡ／Ｄ変換を行う場合、従来のＡ／Ｄ変換回路では、各変 換毎にこの時間だけ待つ必要があったため、変換時間が非常に長くなるという課 題があった。

【０００５】 この考案は、上記の課題を解決するためになされたもので、連続Ａ／Ｄ変換時 における変換速度の向上を目的とする。

【０００６】

【課題を解決するための手段】

この考案によるアナログ−ディジタル変換装置は、Ｓ／Ｈアンプの一般的性質 を利用し、Ａ／Ｄコンバータ前段のアナログ回路が有するセトリングタイムによ って変換回路上で生じるむだ時間を削減し、変換速度の向上を計ろうとしたもの である。

【０００７】

【作用】

この考案によるアナログ−ディジタル変換装置は、Ｓ／ＨアンプがＡ／Ｄコン バータに送出するアナログ信号を保持した後に入力チャンネルの設定を実行し、 新たな入力信号の取り込みを開始する。 これは、Ｓ／Ｈアンプがホールドモードにあるとき、その入力側において生じ る入力アナログ信号の変動は、出力アナログ信号に影響を及ぼさないというＳ／ Ｈアンプの性質を利用し、新たに入力アナログ信号を取り込むタイミングを従来 のタイミングより早くしたものである。 つまり、Ａ／Ｄコンバータの変換動作中、次入力のアナログ信号を取り込んで おくことにより、このアナログ信号のセトリングタイムによってハードウェア上 で生じるむだ時間を削減したものである。これにより、連続変換時における変換 速度の高速化を可能としている。

【０００８】

【実施例】

実施例１． 図１は、この考案の一実施例を示すＡ／Ｄ変換回路の概観図である。図２は、 上記回路における変換シーケンスのタイミングチャートを示す。また、図３は、 上記シーケンスのフローチャートを示す。図２（ａ）〜（ｄ）において、立ち上 がり（上向きの矢印）から立ち下がり（下向きの矢印）までの時間は、それぞれ 図５（ａ）〜（ｄ）と同様の意味を示す。 図１において、１〜７、９、１２〜１６、１８〜２３は図４に同じ、８は上記 スイッチ１から第２の入力アナログ信号２０の取り込みを開始するための信号を 発生する第４のパルス発生器、１０は第１のパルス発生器５から送出される第１ のチャンネルセレクト信号１４と第５のパルス発生器９から送出されるリード信 号１８のいずれか一方を送出する第１のＯＲゲート回路、１１は上記第１のパル ス発生器５から送出される信号と第４のパルス発生器８から送出される信号のい ずれか一方を送出する第２のＯＲゲート回路、１７は、上記第２の入力アナログ 信号２０を取り込むために第４のパルス発生器８から上記スイッチ１に送出され る第２のチャンネルセレクト信号を示す。

【０００９】 次に一連のＡ／Ｄ変換動作について説明する。 図２において、第１のパルス発生器５が第１のチャンネルセレクト信号１４を 送出し、第１の入力アナログ信号１９を取り込んでからこのアナログ信号１９に 対して第３のパルス発生器が変換指令信号１６を送出するまでは従来の変換シー ケンスと同様である。ＭｂｉｔＡ／Ｄコンバータ３が上記変換指令信号１６を受 けて、変換動作を開始すると、第４のパルス発生器８が第２のチャンネルセレク ト信号１７を第２のＯＲゲート回路１１を通じてスイッチ１に送出する。ここで 、スイッチ１は第２の入力アナログ信号２０の取り込みを開始する（図２（ａ） 、図３（ｄ）） この時、図２（ａ）において取り込まれた第１の入力アナログ信号１９は、す でにＳ／Ｈアンプ２により保持されており、上記ＭｂｉｔＡ／Ｄコンバータ３の 入力値は一定となる。このため、上記スイッチ１より第２の入力アナログ信号２ ０を取り込むことは、上記ＭｂｉｔＡ／Ｄコンバータ３の変換動作に対しては、 何ら影響を及ぼさない。 やがて、第１の入力アナログ信号１９に対するＡ／Ｄ変換が終了すると、上記 ＭｂｉｔＡ／Ｄコンバータ３の出力Ｍｂｉｔディジタル信号２３がレジスタ４に 格納される。 この時点で、上記Ｓ／Ｈアンプ２は、ホールドモードからサンプルモードに切 り換えられると共に第５のパルス発生器９は、リード信号１８を送出する。 レジスタ４はこれを受けて上記出力Ｍｂｉｔディジタル信号２３をＣＰＵ１２ に送出する。（図２（ｄ）、図３（ｅ））ここで、第１の入力アナログ信号１９ に対する一連のＡ／Ｄ変換シーケンスが終了する。 次に、新たなＡ／Ｄ変換が実行されるわけであるが、この時点ですでに、次の 入力信号つまり、第２の入力アナログ信号２０はスイッチ１に取り込まれ、出力 アナログ信号２１が送出されている。つまり、その出力アナログ信号２１は、す でにある一定値に整定する状態に近づきつつあるわけである。 このことは、従来、第２の入力アナログ信号２０が取り込まれてからＳ／Ｈア ンプ２の出力アナログ信号２２が整定するまでの時間すなわちセトリングタイム に相当するだけ必要としていたハードウェア上での待ち時間を削減てきることを 意味している。 やがて、出力アナログ信号２２が整定すると、第２のパルス発生器６によりＳ ／Ｈアンプ２にモード設定信号１５、第３のパルス発生器７によりＭｂｉｔＡ／ Ｄコンバータ３に変換指令信号１６、第４のパルス発生器８によりスイッチ１に 第２のチャンネルセレクト信号１７が順に送出され、新たな入力アナログ信号が 取り込まれた後、レジスタ４にリード信号１８が送出され、第２の入力アナログ 信号２０の変換データであるＭｂｉｔディジタル信号２３が読み込まれる。ここ で、第２の入力アナログ信号２０に対する一連のＡ／Ｄ変換シーケンスが終了す る。 以後、同様のシーケンスで行われる。 以上の説明の通り、２回め以降のＡ／Ｄ変換において、入力アナログ信号のセ トリングタイムによってハードウェア上で生じるむだ時間を削減することにより 、連続変換時における１チャンネル当たりのＡ／Ｄ変換速度を向上させることが 可能となる。

【００１０】

【考案の効果】

以上の説明により、この考案によれば、連続的にＡ／Ｄ変換を行う場合におい て、Ｓ／Ｈアンプの信号保持機能を利用することにより、ハードウェア上で生じ るむだ時間を削減する変換回路を構成したので、変換速度の高速化を実現してい る。

【図面の簡単な説明】

【図１】この考案の一実施例を示すＡ／Ｄ変換回路の概
観図である。

【図２】この考案の一実施例を示すＡ／Ｄ変換回路にお
ける変換シーケンスのタイミングチャートである。

【図３】この考案の一実施例を示すＡ／Ｄ変換回路にお
ける変換シーケンスのフローチャートである。

【図４】従来のＡ／Ｄ変換回路の概観図である。

【図５】従来のＡ／Ｄ変換回路における変換シーケンス
のタイミングチャートである。

【図６】従来のＡ／Ｄ変換回路における変換シーケンス
のフローチャートである。

【符号の説明】

１ スイッチ ２ Ｓ／Ｈアンプ ３ ＭｂｉｔＡ／Ｄコンバータ ４ レジスタ ５ 第１のパルス発生器 ６ 第２のパルス発生器 ７ 第３のパルス発生器 ８ 第４のパルス発生器 ９ 第５のパルス発生器 １０ 第１のＯＲゲート回路 １１ 第２のＯＲゲート回路 １２ ＣＰＵ １３ トリガ信号 １４ 第１のチャンネルセレクト信号 １５ モード設定信号 １６ 変換指令信号 １７ 第２のチャンネルセレクト信号 １８ リード信号 １９ 第１の入力アナログ信号 ２０ 第２の入力アナログ信号 ２１ スイッチ１の出力アナログ信号 ２２ Ｓ／Ｈアンプ２の出力アナログ信号 ２３ ＭｂｉｔＡ／Ｄコンバータ３の出力Ｍｂｉｔディ
ジタル信号 ２４ 第３のＯＲゲート回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 Ｎ個（但し、Ｎは正の整数）の入力アナ
   ログ信号のうち、所望の１個の入力アナログ信号を送出
   するスイッチ、この入力アナログ信号の送出を制御する
   サンプルホールドアンプ、このサンプルホールドアンプ
   の出力アナログ信号をアナログ−ディジタル変換し、出
   力Ｍｂｉｔ（但し、Ｍは正の整数）ディジタル信号を生
   成するＭｂｉｔＡ／Ｄコンバータ、上記Ｍｂｉｔディジ
   タル信号を格納するレジスタ、上記スイッチの入力チャ
   ンネルを設定する信号を発生する第１のパルス発生器
   と、上記サンプルホールドアンプをサンプルモードもし
   くはホールドモードに設定する信号を発生する第２のパ
   ルス発生器と、上記ＭｂｉｔＡ／ＤコンバータにＡ／Ｄ
   変換を開始させる信号を発生する第３のパルス発生器
   と、上記サンプルホールドアンプがある入力チャンネル
   から取り込んだ入力アナログ信号を保持している状態で
   上記スイッチの別の入力チャンネルの設定を行う信号を
   発生する第４のパルス発生器と、上記レジスタに格納さ
   れた上記Ｍｂｉｔディジタル信号をＣＰＵ（Ｃｅｎｔｒ
   ａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；中央処理装
   置）が読み込むための信号を発生する第５のパルス発生
   器と、第１のパルス発生器の出力信号と第５のパルス発
   生器の出力信号のいずれかを送出する第１のＯＲゲート
   回路と、上記第１のパルス発生器から送出される信号と
   第４のパルス発生器から送出される信号のいずれかを送
   出する第２のＯＲゲート回路より構成されるアナログ−
   ディジタル変換装置。