JPH0528830Y2 - - Google Patents

Description

【考案の詳細な説明】 Ａ 産業上の利用分野 本考案は発振回路に関し、特に複数のPLL回
路を縦続接続してなる発振回路に関するものであ
る。

Ｂ 考案の概要 本考案は、従来の独立した帰還回路を構成する
PLL回路を縦続接続した発振回路に代えて、各
PLL回路の帰還回路たる分周回路を縦続接続す
ることにより、従来に比して安定かつ精度の高い
出力信号を得るようにしたものである。

Ｃ 従来の技術 従来、例えば周波数シンセサイザなどの発振回
路においては、精度の高いしかも安定した周波数
の発振出力信号を得るために、例えば第３図に示
すようなPLL回路構成のものが用いられている。

すなわち、位相比較回路１、ローパスフイルタ
２、電圧制御型発振回路（VCO）３、分周比Ｎ
の分周回路４及び分周比Ｍの分周回路５からなる
PLL回路６に基準信号発振回路７から得られる
周波数1の原基準信号Ｓ１を受け、原基準信号Ｓ
１にロツクした周波数2（＝1・Ｎ／Ｍ）の出力
信号Ｓ２を得る。

原基準信号発振回路７を例えば水晶発振回路等
で構成して、安定度及び精度の高い原基準信号Ｓ
１を出力するようにすれば、出力信号Ｓ２の周波
数2も安定かつ高い精度で得ることができる。

ところが、位相比較回路１に入力する基準信号
Ｓ３の周波数3が大きく変化すると、PLL回路
６のループ特性が大きく変化し、分周出力信号Ｓ
４の周波数4が、基準信号Ｓ３の周波数3にロツ
クしないおそれがある。

このため、従来は分周回路５の分周比Ｍを固定
した上で、分周回路４の分周比Ｎを変化させるよ
うにして、希望する周波数2＝（1・Ｎ／Ｍ）の
出力信号Ｓ２を得るようにしている。

ところが原基準信号Ｓ１の周波数1に対して例
えば25/6倍のような分数関係にある周波数2（＝
1・25/6）の出力信号Ｓ２を得るような場合は、
当該分数関係に応じて分周回路５の分周比Ｍ（＝
６）を大きな値に設定し、位相比較回路１に入力
する基準信号Ｓ３の周波数3（＝1・1/6）を低く
する必要がある。

ところが位相比較回路１に入力する基準信号Ｓ
３の周波数3が低くなると、これに応じてローパ
スフイルタ２の帯域幅も狭帯域にしなければなら
ず、その結果PLL回路６全体として応答速度が
遅くなり、出力信号Ｓ２の安定度が悪くなるとい
う問題がある。

そこで、従来原基準信号Ｓ１の周波数1に対し
て、分数関係にある周波数2の出力信号Ｓ２を得
る場合は、例えば、第４図及び第５図に示すよう
に複数のPLL回路を縦続接続した構成が用いら
れている。

すなわち第３図との対応部分に同一符号を付し
て示す第４図の発振回路は位相比較回路１１、ロ
ーパスフイルタ２１、VCO３１、分周比N1の分
周回路４１及び分周比M1の分周回路５１からな
る第１のPLL回路６１に原基準信号Ｓ１を受け
て、位相比較回路１２、ローパスフイルタ２２、
VCO３２、分周比N2の分周回路４２及び分周比
M2の分周回路５２からなる第２のPLL回路６２
にPLL回路６１の出力信号Ｓ２１を受ける。

第１のPLL回路６１の位相比較回路１１に入
力する基準信号Ｓ３１の周波数31は1・１／M1
となり、第１のPLL回路６１からは、周波数21
＝1・N1／M1の出力信号Ｓ２１が得られる。

従つて第２のPLL回路６２の位相比較回路１
２に入力する基準信号Ｓ３２の周波数32は、
（1・N1）／（M1・M2）となり、第２のPLL回
路６２から周波数22＝（1・N1・N2）／
（M1・M2）の出力信号Ｓ２２を得ることができ
る。

そこで、前述の周波数1・25/6の分数関係にあ
る出力信号Ｓ２２を得る場合には、それぞれの分
周比M1，M2，N1，N2をM1＝１，M2＝６，
N1＝５，N2＝５とすれば、基準信号Ｓ３１及び
Ｓ３２の周波数31及び32はそれぞれ周波数1及
び1・5/6となり、周波数22＝1・25/6の出力信
号Ｓ２２を得ることができる。

かくして第１及び第２のPLL回路６１及び６
２の位相比較回路１１及び１２に入力する基準信
号Ｓ３１及びＳ３２の周波数31及び32を、原基
準信号1の周波数に近い値に維持するようにな
り、その結果応答特性の良い発振回路を得ること
ができる。

同様に第４図との対応部分に同一符号を付して
示す第５図において、第４図の分周回路４１に代
えて分周比N3（＝M2／N1）の分周回路４３を設
けて、分周回路５２を介して出力信号Ｓ２３を出
力する第３のPLL回路６３及び第３のPLL回路
６３の出力信号Ｓ２３を位相比較回路１２の基準
信号Ｓ３２として受ける第４のPLL回路６４か
ら構成される。

第５図の発振回路においては、第４図の場合と
同様に、第３及び第４のPLL回路６３及び６４
の位相比較回路１１及び１２に入力される基準信
号Ｓ３１及びＳ３２の周波数31及び32はそれぞ
れ31＝1・１／M1及び32＝1・N1／M1＝
（1・N1）／（M1・M2）となり、応答特性の良
い発振回路を構成することができる。

Ｄ 考案が解決しようとする問題点 ところが、PLL回路の縦続接続を行うと、一
段のPLL回路に存在する僅かな位相誤差やジツ
タを含んだ出力信号に次段のPLL回路の出力信
号がロツクするようになる。

従つて最終的に得られる出力信号Ｓ２２は、発
振回路を構成する各PLL回路の位相誤差やジツ
タを累積加算した誤差を生じることとなり、
PLL回路を多段の縦続接続とした場合に、精度
の良い安定した出力信号を得ることができないと
いう問題点がある。

本考案は以上の点を考慮してなされたもので、
PLL回路を多段縦続接続した発振回路において、
安定度及び精度の高い出力信号を得ることのでき
る発振回路を提案しようとするものである。

Ｅ 問題点を解決するための手段 分周信号Ｓ４２，Ｓ４５を出力する分周器４
２，４３と、分周信号Ｓ４２，Ｓ４５と所定の入
力基準信号Ｓ３２，Ｓ３１との位相を比較して位
相比較信号を出力する位相比較器１２，１１と、
位相比較信号に基づいて所定の発振信号Ｓ２４，
Ｓ２５を出力する電圧制御型発振器３２，３１と
を有して、発振信号Ｓ２４，２５を出力する複数
のPLL回路６４，６５と、原基準信号Ｓ１を発
振する原基準信号発振器７とを備え、前段の
PLL回路６５の発振信号Ｓ２５を次段のPLL回
路６４の入力基準信号Ｓ３２として供給すると共
に、前段のPLL回路６５の分周器４３に後段の
PLL回路６４の分周信号Ｓ４２を供給するよう
に、複数のPLL回路６４，６５を縦続接続し、
縦続接続されたPLL回路６４，６５の最前段の
PLL回路６５は、原基準信号発振器７の原基準
信号Ｓ１を入力基準信号Ｓ３１として入力し、縦
続接続されたPLL回路６４，６５の最後段の
PLL回路６４は、発振信号Ｓ２４を分周器４２
に帰還する。

Ｆ 作用 最終段のPLL回路６４の発振信号Ｓ２４は、
各PLL回路６４，６５の分周器４２，４３を介
して帰還されるようになり、これにより発振信号
Ｓ２４に含まれる位相誤差やジツタを軽減し得
る。

Ｇ 実施例 以下図面について本考案の一実施例について詳
述する。

第５図との対応部分に同一符号を付して示す第
１図において、分周回路４２の出力信号Ｓ４２を
分周回路４３に受けるようにしたことを除いて、
第５図の発振回路と同様の構成を有する。

第１図の構成において、出力信号Ｓ２４の周波
数24は分周回路４２の出力信号Ｓ４２の周波数
42（＝24／N2）が基準信号Ｓ３２の周波数32
にロツクするように制御されると共に、分周回路
４２を介して第５のPLL回路６５の分周回路４
３に帰還される。

従つて、第４のPLL回路６４の基準信号Ｓ３
２として出力される第５のPLL回路６５の出力
信号Ｓ２５は分周回路４２及び４３を介して得ら
れる第４のPLL回路６４の出力信号Ｓ２４の分
周出力信号Ｓ４５の周波数45（＝24／（N1・
N3）＝（24・M2）／（N1・N2））が、基準信号
Ｓ３１の周波数31（＝1／M1）にロツクするよ
うに制御される。

従つて周波数24＝（1・N1・N2）／（M1・
M2）の出力信号Ｓ２４を得ることができる。

第１図の構成によれば、第４及び第５のPLL
回路６４及び６５の位相比較回路１１及び１２
に、各PLL回路６４及び６５に生じる位相誤差
やジツタを含んだ出力信号Ｓ２４が分周回路４２
及び分周回路４３を介して帰還されるので、各
PLL回路の帰還回路を独立構成とした従来の発
振回路に比して、安定度の高いかつ精度の良い出
力信号Ｓ２４を得ることができる。

第１図との対応部分に同一符号を付して示す第
２図は、本考案の第二の実施例を示し、ｎ個の
PLL回路を縦続接続してなる発振回路に適用し
た場合を示す。

ｎ個のPLL回路６４，６５〜６ｍのうちの
PLL回路６４，６６〜６ｍは、前段のPLL回路
６５〜６（ｍ−１）の出力信号Ｓ６５〜Ｓ６（ｍ
−１）を各位相比較回路１２，１６〜１ｍに受け
る。

さらにPLL回路６４，６５〜６（ｍ−１）は
その分周回路４３，４４，４６〜４（ｍ−１）
に、その後段のPLL回路６４，６６〜６ｍの分
周回路４４，４６〜４ｍの出力信号Ｓ４４，Ｓ４
６〜Ｓ４ｍを受ける。かくして第ｎ段目のPLL
回路６ｍの出力信号Ｓ６ｍは各PLL回路６４〜
６ｍに直接帰還されるようになされている。

第２図の構成において、出力信号Ｓ６ｍは、直
接各PLL回路６４，６５〜６ｍに分周回路４３，
４４，４６〜４ｍを介して帰還されるようにな
り、各PLL回路６４〜６ｍは当該帰還信号Ｓ４
４〜Ｓ４ｍが基準信号Ｓ３１，Ｓ３２，Ｓ３６〜
Ｓ３ｍの周波数に一致するようにその出力信号Ｓ
６４〜Ｓ６ｍの周波数64〜6mを制御する。

かくして、各PLL回路６４〜６ｍに設けられ
た分周回路４３，４４，４６〜４ｍ及び５１，５
２，５６〜５ｍの分周比で定まる出力信号Ｓ６ｍ
を得ることができる。

第２図の構成によれば各PLL回路６４〜６ｍ
の位相比較回路１１，１２，１６〜１ｍに、出力
信号Ｓ６ｍが各PLL回路６４〜６ｍの分周回路
４３，４４，４６〜４ｍを介して帰還されるの
で、各PLL回路の帰還回路を独立構成とした従
来の発振回路に比して安定度が高く、かつ精度の
良い出力信号Ｓ６ｍを得ることができる。

Ｈ 考案の効果 以上のように本考案によれば、最終段のPLL
回路の発振信号が各PLL回路の位相比較器に帰
還されるようになるので、従来の各PLL回路が
独立した帰還回路を形成した場合に比して、安定
度及び精度の高い出力信号を得ることができる。

【図面の簡単な説明】

第１図は本考案による発振回路の一実施例を示
すブロツク図、第２図はそのｎ段縦続接続構成の
発振回路のブロツク図、第３図はPLL回路の基
本構成を示すブロツク図、第４図及び第５図は従
来のPLL回路の縦続接続からなる発振回路のブ
ロツク図である。 １，１１，１２，１６，１ｍ……位相比較回
路、２，２１，２２，２ｍ……ローパスフイル
タ、３，３１，３２，３ｍ……VCO、４，５，
４１，４２，４３，４４，４６，４ｍ，５１，５
２，５６，５ｍ……分周回路、６，６１，６２，
６３，６４，６５，６６，６ｍ……PLL回路
（発振回路）、７……基準信号発振回路。

Claims (1)

1. 【実用新案登録請求の範囲】 分周信号を出力する分周器と、上記分周信号と
   所定の入力基準信号との位相を比較して位相比較
   信号を出力する位相比較器と、上記位相比較信号
   に基づいて所定の発振信号を出力する電圧制御型
   発振器とを有して、上記発振信号を出力する複数
   のPLL回路と、 原基準信号を発振する原基準信号発振器とを具
   え、 前段の上記PLL回路の上記発振信号を次段の
   上記PLL回路の上記入力基準信号として供給す
   ると共に、上記前段のPLL回路の上記分周器に
   上記後段のPLL回路の上記分周信号を供給する
   ように、上記複数のPLL回路を縦続接続し、 上記縦続接続されたPLL回路の最前段の上記
   PLL回路は、上記原基準信号発振器の上記原基
   準信号を上記入力基準信号として入力し、 上記縦続接続されたPLL回路の最後段の上記
   PLL回路は、上記発振信号を上記分周器に帰還
   する ことを特徴とする発振回路。