JPH05290573A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 ダイナミック型ＲＡＭ等からなる記憶装置の
多機能化を図り、記憶装置を含むコンピュータ等の高性
能化を推進する。 【構成】 例えば記憶データの２バイトに対応する数の
データ入出力端子ＩＯ０〜ＩＯＦを備えるダイナミック
型ＲＡＭ等に、記憶データの各バイトに対応してライト
イネーブル信号ＵＷＥＢ及びＬＷＥＢならびに出力イネ
ーブル信号ＵＯＥＢ及びＬＯＥＢをそれぞれ設ける。ま
た、記憶データの各バイトに対応してＹアドレスバッフ
ァＹＢＵ及びＹＢＬをそれぞれ設け、カラムアドレスス
トローブ信号ＵＣＡＳＢ及びＬＣＡＳＢをそれぞれ設け
る。これにより、ダイナミック型ＲＡＭ等の動作モード
をバイトごとに同時に設定できるとともに、その書き込
み動作又は読み出し動作を異なるアドレスを順次指定し
てバイトごとに実行するパイプラインモードを実現する
ことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、例えば、バイトコントロール機能を有する多ビット
構成のダイナミック型ＲＡＭ（ランダムアクセスメモ
リ）等に利用して特に有効な技術に関するものである。

【０００２】

【従来の技術】記憶データの複数バイトに対応する数の
データ入出力端子を備えるいわゆる多ビット構成のダイ
ナミック型ＲＡＭがある。これらのダイナミック型ＲＡ
Ｍのうちのいくつかは、各バイトに対応して設けられる
複数のライトイネーブル信号を備え、記憶データの書き
込み動作に対応するライトイネーブル信号によってバイ
トごとに制御するいわゆるバイトコントロール機能を有
する。

【０００３】バイトコントロール機能を有するダイナミ
ック型ＲＡＭについては、例えば、１９９１年１１月、
株式会社日立製作所発行の『ＨＭ５１４１９０，ＨＭ５
１４１９０Ｌシリーズ データシート』に記載されてい
る。

【０００４】

【発明が解決しようとする課題】コンピュータ等の高性
能化が進み、ダイナミック型ＲＡＭ等からなる記憶装置
に要求される機能の多様化が進むにしたがって、上記に
記載される従来のダイナミック型ＲＡＭには次のような
問題点が生じることが本願発明者等によって明らかとな
った。すなわち、バイトコントロール機能を有する従来
のダイナミック型ＲＡＭでは、記憶データの書き込み制
御をバイト単位で行うことはできるが、ダイナミック型
ＲＡＭとしての動作モードはライトモード又はリードモ
ードのいずれかに統一され、バイトごとに独立して動作
モードを設定することができない。このため、多様なニ
ーズに対応しうる記憶装置を構成することができず、こ
れによってコンピュータ等の高性能化が制限される結果
となる。

【０００５】この発明の目的は、新しい機能を有するダ
イナミック型ＲＡＭ等の半導体記憶装置を提供すること
にある。この発明の他の目的は、ダイナミック型ＲＡＭ
等からなる記憶装置の多機能化を図り、記憶装置を含む
コンピュータ等の高性能化を推進することにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、記憶データの複数バイトに対
応する数のデータ入出力端子を備えるダイナミック型Ｒ
ＡＭ等に、同時に入力かつ出力しうる記憶データの各バ
イトに対応してライトイネーブル信号及び出力イネーブ
ル信号をそれぞれ設ける。また、例えば、同時に入力か
つ出力しうる記憶データの各バイトに対応してＹアドレ
スバッファをそれぞれ設け、これらのＹアドレスバッフ
ァに対応してカラムアドレスストローブ信号をそれぞれ
設ける。

【０００８】

【作用】上記手段によれば、ダイナミック型ＲＡＭ等の
動作モードを同時に入力かつ出力しうる記憶データの各
バイトごとに設定できるとともに、ダイナミック型ＲＡ
Ｍ等の書き込み又は読み出し動作を異なるアドレスを順
次指定してバイト単位で進行させるいわゆるパイプライ
ンモードを実現することができる。これにより、ダイナ
ミック型ＲＡＭ等からなる記憶装置の多機能化を図り、
記憶装置を含むコンピュータ等の高性能化を推進するこ
とができる。

【０００９】

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭの第１の実施例のブロック図が示されてい
る。同図をもとに、まずこの実施例のダイナミック型Ｒ
ＡＭの構成及び動作の概要とその特徴について説明す
る。なお、この実施例のダイナミック型ＲＡＭは、コン
ピュータの記憶装置を構成する。図１の各ブロックを構
成する回路素子は、公知のＣＭＯＳ（相補型ＭＯＳ）集
積回路の製造技術によって、単結晶シリコンのような１
個の半導体基板上に形成される。

【００１０】図１において、この実施例のダイナミック
型ＲＡＭは、特に制限されないが、その半導体基板面の
大半を占めて配置される２個のメモリアレイＭＡＲＹＵ
及びＭＡＲＹＬを備える。これらのメモリアレイは、同
図の垂直方向に配置される複数のワード線と、水平方向
に配置される複数組の相補ビット線ならびにこれらのワ
ード線及び相補ビット線の交点に格子状に配置される多
数のダイナミック型メモリセルとをそれぞれ含む。

【００１１】メモリアレイＭＡＲＹＵ及びＭＡＲＹＬを
構成するワード線は、対応するＸアドレスデコーダＸＤ
Ｕ及びＸＤＬに結合され、それぞれ択一的に選択状態と
される。ＸアドレスデコーダＸＤＵ及びＸＤＬには、Ｘ
アドレスバッファＸＢからｉ＋１ビットの内部アドレス
信号Ｘ０〜Ｘｉが共通に供給される。また、Ｘアドレス
バッファＸＢの一方の入力端子には、アドレス入力端子
Ａ０〜Ａｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが時
分割的に供給され、その他方の入力端子には、リフレッ
シュアドレスカウンタＲＦＣからリフレッシュアドレス
信号ＲＸ０〜ＲＸｉが供給される。Ｘアドレスバッファ
ＸＢには、さらにタイミング発生回路ＴＧから内部制御
信号ＸＬが供給され、リフレッシュアドレスカウンタＲ
ＦＣには内部制御信号ＲＣが供給される。

【００１２】ＸアドレスデコーダＸＤＵ及びＸＤＬは、
図示されない内部制御信号ＸＤＧに従って選択的に動作
状態とされ、内部アドレス信号Ｘ０〜Ｘｉをデコードし
て、メモリアレイＭＡＲＹＵ及びＭＡＲＹＬの対応する
ワード線をそれぞれ択一的にハイレベルの選択状態とす
る。また、通常の動作モードでは、Ｘアドレスバッファ
ＸＢは、アドレス入力端子Ａ０〜Ａｉを介して供給され
るＸアドレス信号ＡＸ０〜ＡＸｉを内部制御信号ＸＬに
従って取り込み、保持するとともに、これらのＸアドレ
ス信号をもとに内部アドレス信号Ｘ０〜Ｘｉを形成し、
ＸアドレスデコーダＸＤＵ及びＸＤＬに供給する。な
お、ダイナミック型ＲＡＭがリフレッシュモードとなる
とき、ＸアドレスバッファＸＢは、リフレッシュアドレ
スカウンタＲＦＣから供給されるリフレッシュアドレス
信号ＲＸ０〜ＲＸｉを取り込み、これらのリフレッシュ
アドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉを形
成して、ＸアドレスデコーダＸＤＵ及びＸＤＬに供給す
る。リフレッシュアドレスカウンタＲＦＣは、内部制御
信号ＲＣに従ってリフレッシュアドレス信号ＲＸ０〜Ｒ
Ｘｉを順次形成して、ＸアドレスバッファＸＢに供給す
る。

【００１３】つまり、この実施例のダイナミック型ＲＡ
Ｍでは、ＸアドレスデコーダＸＤＵ及びＸＤＬに対して
常に同一の内部アドレス信号が与えられ、メモリアレイ
ＭＡＲＹＵ及びＭＡＲＹＬでは、常に同一のロウアドレ
スに配置されるワード線が択一的に選択状態とされるも
のとなる。

【００１４】次に、メモリアレイＭＡＲＹＵ及びＭＡＲ
ＹＬを構成する相補ビット線は、センスアンプＳＡＵ又
はＳＡＬの対応する単位回路に結合され、さらにそれぞ
れ８組ずつ選択的に相補共通データ線ＣＤ８＊〜ＣＤＦ
＊（ここで、例えば非反転共通データ線ＣＤ８及び反転
共通データ線ＣＤ８Ｂをあわせて相補共通データ線ＣＤ
８＊のように＊を付して表す。また、それが有効とされ
るとき選択的にロウレベルとされるいわゆる反転信号又
は反転信号線等については、その名称の末尾にＢを付し
て表す。さらに、この明細書では、相補共通データ線な
らびに後述するデータ入出力端子等の追番を１６進数で
表し、ＣＤＡ＊〜ＣＤＦ＊ならびにＩＯＡ〜ＩＯＦは、
それぞれＣＤ１０＊〜ＣＤ１５＊ならびにＩＯ１０〜Ｉ
Ｏ１５に対応する）あるいはＣＤ０＊〜ＣＤ７＊に接続
される。

【００１５】センスアンプＳＡＵ及びＳＡＬは、メモリ
アレイＭＡＲＹＵ又はＭＡＲＹＬの各相補ビット線に対
応して設けられる複数の単位回路をそれぞれ備える。こ
れらの単位回路のそれぞれは、一対のＣＭＯＳインバー
タが交差結合されてなる単位増幅回路と、Ｎチャンネル
型の一対のスイッチＭＯＳＦＥＴ（金属酸化物半導体型
電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴ
をして絶縁ゲート型電界効果トランジスタの総称とす
る）とを含む。このうち、各単位増幅回路は、図示され
ない内部制御信号ＰＡに従って選択的にかつ一斉に動作
状態とされ、メモリアレイＭＡＲＹＵ又はＭＡＲＹＬの
選択されたワード線に結合される複数のメモリセルから
ビット線を介して出力される微小読み出し信号を増幅
し、ハイレベル又はロウレベルの２値読み出し信号とす
る。

【００１６】一方、センスアンプＳＡＵ及びＳＡＬの各
単位回路を構成するスイッチＭＯＳＦＥＴの一方は、メ
モリアレイＭＡＲＹＵ又はＭＡＲＹＬの対応する相補ビ
ット線に結合され、その他方は、相補共通データ線ＣＤ
８＊〜ＣＤＦ＊あるいはＣＤ０＊〜ＣＤ７＊に対して順
次８対おきに共通結合される。これらのスイッチＭＯＳ
ＦＥＴのゲートは、８対ずつ順次共通結合され、Ｙアド
レスデコーダＹＤＵ又はＹＤＬから対応するビット線選
択信号が共通に供給される。その結果、各スイッチＭＯ
ＳＦＥＴは、対応するビット線選択信号が択一的にハイ
レベルとされることで８対ずつ選択的にオン状態とさ
れ、メモリアレイＭＡＲＹＵ又はＭＡＲＹＬの対応する
８組の相補ビット線と相補共通データ線ＣＤ８＊〜ＣＤ
Ｆ＊あるいはＣＤ０＊〜ＣＤ７＊とを選択的に接続状態
とする。

【００１７】ＹアドレスデコーダＹＤＵ及びＹＤＬに
は、ＹアドレスバッファＹＢからｉ＋１ビットの内部ア
ドレス信号Ｙ０〜Ｙｉが共通に供給される。また、Ｙア
ドレスバッファＹＢには、前記アドレス入力端子Ａ０〜
Ａｉを介してＹアドレス信号ＡＹ０〜ＡＹｉが時分割的
に供給され、タイミング発生回路ＴＧから内部制御信号
ＹＬが供給される。

【００１８】ＹアドレスデコーダＹＤＵ及びＹＤＬは、
図示されない内部制御信号ＹＤＧに従って選択的に動作
状態とされ、ＹアドレスバッファＹＢから供給される内
部アドレス信号Ｙ０〜Ｙｉをデコードして、対応する上
記ビット線選択信号を択一的にハイレベルとする。Ｙア
ドレスバッファＹＢは、アドレス入力端子Ａ０〜Ａｉを
介して供給されるＹアドレス信号ＡＹ０〜ＡＹｉを内部
制御信号ＹＬに従って取り込み、保持するとともに、こ
れらのＹアドレス信号をもとに内部アドレス信号Ｙ０〜
Ｙｉを形成し、ＹアドレスデコーダＹＤＵ及びＹＤＬに
供給する。

【００１９】メモリアレイＭＡＲＹＵの８組の相補ビッ
ト線が選択的に接続される相補共通データ線ＣＤ８＊〜
ＣＤＦ＊は、それぞれのデータ線に対応したライトアン
プＷＡＵの各単位回路の出力端子に結合されるととも
に、メインアンプＭＡＵの対応する各単位回路の入力端
子に結合される。ライトアンプＷＡＵは、相補共通デー
タ線ＣＤ８＊〜ＣＤＦ＊に対応して設けられる８個の単
位回路を備える。これらの単位回路の出力端子は、対応
する相補共通データ線ＣＤ８＊〜ＣＤＦ＊に結合され、
その入力端子は、それぞれに対応したデータ入力バッフ
ァＤＩＢＵの各単位回路の出力端子に結合される。デー
タ入力バッファＤＩＢＵの各単位回路の入力端子は、対
応するデータ入出力端子ＩＯ８〜ＩＯＦに結合される。
ライトアンプＷＡＵの各単位回路には、タイミング発生
回路ＴＧから内部制御信号ＷＰＵが共通に供給される。

【００２０】データ入力バッファＤＩＢＵの各単位回路
は、データ入出力端子ＩＯ８〜ＩＯＦを介して供給され
る書き込みデータを図示されない内部制御信号ＤＬＵに
従って取り込み、保持するとともに、それぞれのライト
アンプＷＡＵの各単位回路に伝達する。ライトアンプＷ
ＡＵの各単位回路は、内部制御信号ＷＰＵがハイレベル
とされることで選択的にかつ一斉に動作状態とされ、デ
ータ入力バッファＤＩＢＵの対応する単位回路から伝達
される書き込みデータをもとに所定の相補書き込み信号
を形成し、対応する相補共通データ線ＣＤ８＊〜ＣＤＦ
＊を介してメモリアレイＭＡＲＹＵの選択された８個の
メモリセルに供給する。

【００２１】一方、メインアンプＭＡＵは、相補共通デ
ータ線ＣＤ８＊〜ＣＤＦ＊に対応して設けられる８個の
単位回路を備える。これらの単位回路の入力端子は、対
応する相補共通データ線ＣＤ８＊〜ＣＤＦ＊に結合さ
れ、その出力端子は、それぞれに対応したデータ出力バ
ッファＤＯＢＵの各単位回路の入力端子に結合される。
データ出力バッファＤＯＢＵの各単位回路の出力端子
は、対応するデータ入出力端子ＩＯ８〜ＩＯＦに結合さ
れる。データ出力バッファＤＯＢＵの各単位回路には、
タイミング発生回路ＴＧから内部制御信号ＯＣＵが共通
に供給される。

【００２２】メインアンプＭＡＵの各単位回路は、メモ
リアレイＭＡＲＹＵの選択された８個のメモリセルから
対応する相補共通データ線ＣＤ８＊〜ＣＤＦ＊を介して
出力される２値読み出し信号をさらに増幅し、各々のデ
ータ出力バッファＤＯＢＵの各単位回路に伝達する。デ
ータ出力バッファＤＯＢＵの各単位回路は、内部制御信
号ＯＣＵがハイレベルとされることで選択的にかつ一斉
に動作状態とされ、それぞれのメインアンプＭＡＵの各
単位回路から伝達される読み出しデータを対応するデー
タ入出力端子ＩＯ８〜ＩＯＦを介して送出する。

【００２３】同様に、メモリアレイＭＡＲＹＬの８組の
相補ビット線が選択的に接続される相補共通データ線Ｃ
Ｄ０＊〜ＣＤ７＊は、それぞれのデータ線に対応したラ
イトアンプＷＡＬの各単位回路の出力端子に結合される
とともにメインアンプＭＡＬの対応する各単位回路の入
力端子に結合される。ライトアンプＷＡＬは、相補共通
データ線ＣＤ０＊〜ＣＤ７＊に対応して設けられる８個
の単位回路を備える。これらの単位回路の出力端子は、
対応する相補共通データ線ＣＤ０＊〜ＣＤ７＊に結合さ
れ、その入力端子は、各々のデータ入力バッファＤＩＢ
Ｌの各単位回路の出力端子に結合される。データ入力バ
ッファＤＩＢＬの各単位回路の入力端子は、対応するデ
ータ入出力端子ＩＯ０〜ＩＯ７に結合される。ライトア
ンプＷＡＬの各単位回路には、タイミング発生回路ＴＧ
から内部制御信号ＷＰＬが共通に供給される。

【００２４】データ入力バッファＤＩＢＬの各単位回路
は、データ入出力端子ＩＯ０〜ＩＯ７を介して供給され
る書き込みデータを図示されない内部制御信号ＤＬＬに
従って取り込み、保持するとともに、それぞれのライト
アンプＷＡＬの各単位回路に伝達する。ライトアンプＷ
ＡＬの各単位回路は、内部制御信号ＷＰＬがハイレベル
とされることで選択的にかつ一斉に動作状態とされ、各
々のデータ入力バッファＤＩＢＬの各単位回路から伝達
される書き込みデータをもとに所定の相補書き込み信号
を形成し、対応する相補共通データ線ＣＤ０＊〜ＣＤ７
＊を介してメモリアレイＭＡＲＹＬの選択された８個の
メモリセルに供給する。

【００２５】一方、メインアンプＭＡＬは、相補共通デ
ータ線ＣＤ０＊〜ＣＤ７＊に対応して設けられる８個の
単位回路を備える。これらの単位回路の入力端子は、対
応する相補共通データ線ＣＤ０＊〜ＣＤ７＊に結合さ
れ、その出力端子は、各データ出力バッファＤＯＢＬの
各単位回路の入力端子に結合される。データ出力バッフ
ァＤＯＢＬの各単位回路の出力端子は、対応するデータ
入出力端子ＩＯ０〜ＩＯ７に結合される。データ出力バ
ッファＤＯＢＬの各単位回路には、タイミング発生回路
ＴＧから内部制御信号ＯＣＬが共通に供給される。

【００２６】メインアンプＭＡＬの各単位回路は、メモ
リアレイＭＡＲＹＬの選択された８個のメモリセルから
対応する相補共通データ線ＣＤ０＊〜ＣＤ７＊を介して
出力される２値読み出し信号をさらに増幅し、それぞれ
のデータ出力バッファＤＯＢＬの各単位回路に伝達す
る。データ出力バッファＤＯＢＬの各単位回路は、内部
制御信号ＯＣＬがハイレベルとされることで選択的にか
つ一斉に動作状態とされ、各々のメインアンプＭＡＬの
各単位回路から伝達される読み出しデータを対応するデ
ータ入出力端子ＩＯ０〜ＩＯ７を介して送出する。

【００２７】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢ，ラ
イトイネーブル信号（書き込み制御信号）ＵＷＥＢ及び
ＬＷＥＢならびに出力イネーブル信号（出力制御信号）
ＵＯＥＢ及びＬＯＥＢをもとに、上記各種の内部制御信
号を選択的に形成し、ダイナミック型ＲＡＭの各回路に
供給する。この実施例において、ライトイネーブル信号
ＵＷＥＢ及び出力イネーブル信号ＵＯＥＢは、上位８ビ
ットのデータ入出力端子ＩＯ８〜ＩＯＦに対応して設け
られ、ライトイネーブル信号ＬＷＥＢ及び出力イネーブ
ル信号ＬＯＥＢは、下位８ビットのデータ入出力端子Ｉ
Ｏ０〜ＩＯ７に対応して設けられる。このため、タイミ
ング発生回路ＴＧは、ライトイネーブル信号ＵＷＥＢ又
は出力イネーブル信号ＵＯＥＢがロウレベルとされると
き、内部制御信号ＷＰＵ又はＯＣＵをそれぞれ所定のタ
イミングでハイレベルとし、ライトイネーブル信号ＬＷ
ＥＢ又は出力イネーブル信号ＬＯＥＢがロウレベルとさ
れるとき、内部制御信号ＷＰＬ又はＯＣＬをそれぞれ所
定のタイミングでハイレベルとする。

【００２８】図２及び図３には、図１のダイナミック型
ＲＡＭのリードモード及びライトモードにおける一実施
例のタイミング図がそれぞれ示され、図４及び図５に
は、そのリード／ライトモード及びライト／リードモー
ドにおける一実施例のタイミング図がそれぞれ示されて
いる。これらの図をもとに、この実施例のダイナミック
型ＲＡＭの各種動作モードについて詳細に説明する。な
お、ここでは、すべてのデータ入出力端子ＩＯ０〜ＩＯ
Ｆを介して記憶データの読み出し動作が行われるモード
をリードモードと称し、すべてのデータＩＯ０〜ＩＯＦ
を介して記憶データの書き込み動作が行われるモードを
ライトモードと称する。また、上位８ビットのデータ入
出力端子ＩＯ８〜ＩＯＦを介して記憶データの読み出し
動作が行われ下位８ビットのデータ入出力端子ＩＯ０〜
ＩＯ７を介して記憶データの書き込み動作が行われるモ
ードをリード／ライトモードと称し、逆に上位８ビット
のデータ入出力端子ＩＯ８〜ＩＯＦを介して記憶データ
の書き込み動作が行われ下位８ビットのデータ入出力端
子ＩＯ０〜ＩＯ７を介して記憶データの読み出し動作が
行われるモードをライト／リードモードと称する。

【００２９】図２において、ダイナミック型ＲＡＭは、
ロウアドレスストローブ信号ＲＡＳＢがハイレベルから
ロウレベルに変化されることで選択状態とされ、ワード
線の選択動作を開始する。また、カラムアドレスストロ
ーブ信号ＣＡＳＢがハイレベルからロウレベルに変化さ
れることで相補ビット線の選択動作を開始し、実質的な
書き込み動作又は読み出し動作を実行する。ダイナミッ
ク型ＲＡＭがリードモードとされるとき、ライトイネー
ブル信号ＵＷＥＢ及びＬＷＥＢは、ともにハイレベルの
ままとされ、出力イネーブル信号ＵＯＥＢ及びＬＯＥＢ
は、ともにカラムアドレスストローブ信号ＣＡＳＢのロ
ウレベル変化に先立ってハイレベルからロウレベルに変
化される。アドレス入力端子Ａ０〜Ａｉには、ロウアド
レスストローブ信号ＲＡＳＢの立ち下がりエッジを包含
する形でＸアドレス信号ＡＸ０〜ＡＸｉつまり内部アド
レス信号Ｘ０〜Ｘｉが供給され、カラムアドレスストロ
ーブ信号ＣＡＳＢの立ち下がりエッジを包含する形でＹ
アドレス信号ＡＹ０〜ＡＹｉつまり内部アドレス信号Ｙ
０〜Ｙｉが供給される。

【００３０】ダイナミック型ＲＡＭでは、ロウアドレス
ストローブ信号ＲＡＳＢのロウレベル変化を受けて内部
制御信号ＸＬがハイレベルとされ、アドレス入力端子Ａ
０〜Ａｉを介して供給されるＸアドレス信号ＡＸ０〜Ａ
ＸｉがＸアドレスバッファＸＢに取り込まれ、内部アド
レス信号Ｘ０〜Ｘｉとなる。また、やや遅れて図示され
ない内部制御信号ＸＤＧがハイレベルとされ、Ｘアドレ
スデコーダＸＤＵ及びＸＤＬによるワード線の選択動作
が開始される。そして、メモリアレイＭＡＲＹＵ及びＭ
ＡＲＹＬの選択されたワード線に結合される複数のメモ
リセルの微小読み出し信号が対応する相補ビット線上に
読み出される。その後、図示されない内部制御信号ＰＡ
がハイレベルとされ、センスアンプＳＡＵ及びＳＡＬに
よりこれらの微小読み出し信号の増幅動作が行われる。

【００３１】カラムアドレスストローブ信号ＣＡＳＢが
ハイレベルからロウレベルに変化されると、ダイナミッ
ク型ＲＡＭでは、内部制御信号ＹＬがハイレベルとさ
れ、アドレス入力端子Ａ０〜Ａｉを介して供給されるＹ
アドレス信号ＡＹ０〜ＡＹｉがＹアドレスバッファＹＢ
に取り込まれて、内部アドレス信号Ｙ０〜Ｙｉとなる。
また、やや遅れて図示されない内部制御信号ＹＤＧがハ
イレベルとされ、ＹアドレスデコーダＹＤＵ及びＹＤＬ
による相補ビット線の選択動作が開始される。そして、
選択されたメモリセルの２値読み出し信号がメインアン
プＭＡＵ及びＭＡＬにより充分に増幅される。その後、
所定のタイミングで内部制御信号ＯＣＵ及びＯＣＬがハ
イレベルとされ、データ出力バッファＤＯＢＵ及びＤＯ
ＢＬからデータ入出力端子ＩＯ８〜ＩＯＦならびにＩＯ
０〜ＩＯ７を介して読み出しデータＤＯ８〜ＤＯＦなら
びにＤＯ０〜ＤＯ７が一斉に出力される。

【００３２】なお、この実施例のダイナミック型ＲＡＭ
では、図２に（ａ）又は（ｂ）を付して示されるよう
に、出力イネーブル信号ＵＯＥＢ又はＬＯＥＢをハイレ
ベルのままとすることで、下位８ビット又は上位８ビッ
トのみの読み出し動作を指定することができる。

【００３３】一方、ダイナミック型ＲＡＭがライトモー
ドとされるとき、ライトイネーブル信号ＵＷＥＢ及びＬ
ＷＥＢは、図３に示されるように、ともにカラムアドレ
スストローブ信号ＣＡＳＢのロウレベル変化に先立って
ハイレベルからロウレベルに変化され、出力イネーブル
信号ＵＯＥＢ及びＬＯＥＢは、ともにハイレベルのまま
とされる。データ入出力端子ＩＯ８〜ＩＯＦならびにＩ
Ｏ０〜ＩＯ７には、カラムアドレスストローブ信号ＣＡ
ＳＢのロウレベル変化に先立って、書き込みデータＤＩ
８〜ＤＩＦならびにＤＩ０〜ＤＩ７がそれぞれ供給され
る。

【００３４】ダイナミック型ＲＡＭでは、ロウアドレス
ストローブ信号ＲＡＳＢのロウレベル変化を受けてＸア
ドレス信号ＡＸ０〜ＡＸｉがＸアドレスバッファＸＢに
取り込まれ、ワード線の選択動作が開始される。また、
カラムアドレスストローブ信号ＣＡＳＢのロウレベル変
化を受けてＹアドレス信号ＡＹ０〜ＡＹｉがＹアドレス
バッファＹＢに取り込まれ、相補ビット線の選択動作が
開始されるとともに、図示されない内部制御信号ＤＬＵ
及びＤＬＬがハイレベルとされ、書き込みデータＤＩ８
〜ＤＩＦならびにＤＩ０〜ＤＩ７がデータ入力バッファ
ＤＩＢＵ及びＤＩＢＬにそれぞれ取り込まれる。そし
て、相補ビット線の選択動作が終了する。その後、所定
のタイミングで内部制御信号ＷＰＵ及びＷＰＬがハイレ
ベルとされ、ライトアンプＷＡＵ及びＷＡＬが動作状態
とされる。これにより、メモリアレイＭＡＲＹＵ及びＭ
ＡＲＹＬの選択された合計１６個のメモリセルに対し
て、書き込みデータＤＩ８〜ＤＩＦならびにＤＩ０〜Ｄ
Ｉ７が一斉に書き込まれる。

【００３５】なお、この実施例のダイナミック型ＲＡＭ
では、図３に（ｃ）又は（ｄ）を付して示されるよう
に、ライトイネーブル信号ＵＷＥＢ又はＬＷＥＢをハイ
レベルのままとすることで、下位８ビット又は上位８ビ
ットのみの書き込み動作を指定することができる。

【００３６】次に、ダイナミック型ＲＡＭがリード／ラ
イトモードとされるとき、図４に示されるように、ライ
トイネーブル信号ＵＷＥＢ及び出力イネーブル信号ＬＯ
ＥＢは、ともにハイレベルのままとされ、ライトイネー
ブル信号ＬＷＥＢ及び出力イネーブル信号ＵＯＥＢは、
カラムアドレスストローブ信号ＣＡＳＢのロウレベル変
化に先立ってハイレベルからロウレベルに変化される。
データ入出力端子ＩＯ０〜ＩＯ７には、カラムアドレス
ストローブ信号ＣＡＳＢの立ち下がりエッジを包含する
形で、書き込みデータＤＩ１〜ＤＩ７が供給される。

【００３７】ダイナミック型ＲＡＭでは、ロウアドレス
ストローブ信号ＲＡＳＢのロウレベル変化を受けてＸア
ドレス信号ＡＸ０〜ＡＸｉがＸアドレスバッファＸＢに
取り込まれ、ワード線の選択動作が開始される。また、
カラムアドレスストローブ信号ＣＡＳＢのロウレベル変
化を受けてＹアドレス信号ＡＹ０〜ＡＹｉがＹアドレス
バッファＹＢに取り込まれ、相補ビット線の選択動作が
開始されるとともに、図示されない内部制御信号ＤＬＬ
がハイレベルとされ、書き込みデータＤＩ０〜ＤＩ７が
データ入力バッファＤＩＢＬに取り込まれる。そして、
相補ビット線の選択動作が終了しかつメインアンプＭＡ
Ｕの増幅動作が終了する所定のタイミングで、内部制御
信号ＯＣＵ及びＷＰＬがハイレベルとされる。その結
果、内部制御信号ＯＣＵのハイレベルを受けてデータ出
力バッファＤＯＢＵが動作状態とされ、メモリアレイＭ
ＡＲＹＵの選択された８個のメモリセルの読み出しデー
タＤＯ８〜ＤＯＦが、データ出力バッファＤＯＢＵから
データ入出力端子ＩＯ８〜ＩＯＦを介して送出される。
また、内部制御信号ＷＰＬのハイレベルを受けてライト
アンプＷＡＬが動作状態とされ、データ入出力端子ＩＯ
０〜ＩＯ７を介して入力される書き込みデータＤＩ０〜
ＤＩ７が、ライトアンプＷＡＬを介してメモリアレイＭ
ＡＲＹＬの選択された８個のメモリセルに書き込まれ
る。

【００３８】一方、ダイナミック型ＲＡＭがライト／リ
ードモードとされるとき、図５に示されるように、ライ
トイネーブル信号ＬＷＥＢ及び出力イネーブル信号ＵＯ
ＥＢは、ともにハイレベルのままとされ、ライトイネー
ブル信号ＵＷＥＢ及び出力イネーブル信号ＬＯＥＢは、
カラムアドレスストローブ信号ＣＡＳＢのロウレベル変
化に先立ってハイレベルからロウレベルに変化される。
データ入出力端子ＩＯ８〜ＩＯＦには、カラムアドレス
ストローブ信号ＣＡＳＢの立ち下がりエッジを包含する
形で、書き込みデータＤＩ８〜ＤＩＦが供給される。

【００３９】ダイナミック型ＲＡＭでは、ロウアドレス
ストローブ信号ＲＡＳＢのロウレベル変化を受けてＸア
ドレス信号ＡＸ０〜ＡＸｉがＸアドレスバッファＸＢに
取り込まれ、ワード線の選択動作が開始される。また、
カラムアドレスストローブ信号ＣＡＳＢのロウレベル変
化を受けてＹアドレス信号ＡＹ０〜ＡＹｉがＹアドレス
バッファＹＢに取り込まれ、相補ビット線の選択動作が
開始されるとともに、図示されない内部制御信号ＤＬＵ
がハイレベルとされ、書き込みデータＤＩ８〜ＤＩＦが
データ入力バッファＤＩＢＵに取り込まれる。そして、
相補ビット線の選択動作が終了しかつメインアンプＭＡ
Ｌの増幅動作が終了する所定のタイミングで、内部制御
信号ＷＰＵ及びＯＣＬがハイレベルとされる。その結
果、内部制御信号ＷＰＵのハイレベルを受けてライトア
ンプＷＡＵが動作状態とされ、データ入出力端子ＩＯ８
〜ＩＯＦを介して入力される書き込みデータＤＩ８〜Ｄ
ＩＦが、ライトアンプＷＡＵを介してメモリアレイＭＡ
ＲＹＵの選択された８個のメモリセルに書き込まれる。
また、内部制御信号ＯＣＬのハイレベルを受けてデータ
出力バッファＤＯＢＬが動作状態とされ、メモリアレイ
ＭＡＲＹＬの選択された８個のメモリセルの読み出しデ
ータＤＯ０〜ＤＯ７が、データ出力バッファＤＯＢＬか
らデータ入出力端子ＩＯ０〜ＩＯ７を介して送出され
る。

【００４０】以上のように、この実施例のダイナミック
型ＲＡＭは、記憶データの２バイトに相当する合計１６
個のデータ入出力端子ＩＯ０〜ＩＯＦを備え、データ入
力バッファＤＩＢＵ及びＤＩＢＬ，データ出力バッファ
ＤＯＢＵ及びＤＯＢＬ，ライトアンプＷＡＵ及びＷＡＬ
ならびにメインアンプＭＡＵ及びＭＡＬは、これらのデ
ータ入出力端子に対応して設けられる合計１６個の単位
回路をそれぞれ含む。ダイナミック型ＲＡＭは、データ
入出力端子ＩＯ８〜ＩＯＦならびにＩＯ０〜ＩＯ７つま
りはこれらのデータ入出力端子を介して同時に供給され
る記憶データの各バイトに対応して設けられるライトイ
ネーブル信号ＵＷＥＢ及びＬＷＥＢならびに出力イネー
ブル信号ＵＯＥＢ及びＬＯＥＢを備える。しかるに、こ
の実施例のダイナミック型ＲＡＭは、その動作モードが
これらの起動制御信号によってバイトごとに独立して設
定され、ライトアンプＷＡＵ及びＷＡＬによる記憶デー
タの書き込み動作ならびにデータ出力バッファＤＯＢＵ
及びＤＯＢＬによる記憶データの出力動作をバイトごと
に同時に選択的に実行しうるものとされる。その結果、
ダイナミック型ＲＡＭからなる記憶装置の多機能化を図
り、コンピュータ等の高性能化を推進することができる
ものとなる。

【００４１】図６には、この発明が適用されたダイナミ
ック型ＲＡＭの第２の実施例のブロック図が示されてい
る。また、図７ないし図１２には、図６のダイナミック
型ＲＡＭの同一アドレスリードモード，パイプラインリ
ードモード，同一アドレスライトモード，パイプライン
ライトモード，パイプラインリードモディファイライト
モードならびにパイプラインリードライトモードの一実
施例のタイミング図がそれぞれ示されている。これらの
図をもとに、この実施例のダイナミック型ＲＡＭの構成
及び動作の概要ならびにその特徴について説明する。な
お、この実施例のダイナミック型ＲＡＭは、前記図１な
いし図５の実施例を基本的に踏襲するものであるため、
これと異なる部分についてのみ説明を追加する。

【００４２】図６において、この実施例のダイナミック
型ＲＡＭは、ＹアドレスデコーダＹＤＵつまりはメモリ
アレイＭＡＲＹＵに対応して設けられるＹアドレスバッ
ファＹＢＵと、ＹアドレスデコーダＹＤＬつまりはメモ
リアレイＭＡＲＹＬに対応して設けられるＹアドレスバ
ッファＹＢＬとを備える。このうち、Ｙアドレスバッフ
ァＹＢＵは、アドレス入力端子Ａ０〜Ａｉを介して時分
割的に供給されるＹアドレス信号ＡＹＵ０〜ＡＹＵｉを
タイミング発生回路ＴＧから供給される内部制御信号Ｙ
ＬＵに従って取り込み、保持するとともに、これらのＹ
アドレス信号をもとに内部アドレス信号ＹＵ０〜ＹＵｉ
を形成して、ＹアドレスデコーダＹＤＵに供給する。ま
た、ＹアドレスバッファＹＢＬは、アドレス入力端子Ａ
０〜Ａｉを介して時分割的に供給されるＹアドレス信号
ＡＹＬ０〜ＡＹＬｉをタイミング発生回路ＴＧから供給
される内部制御信号ＹＬＬに従って取り込み、保持する
とともに、これらのＹアドレス信号をもとに内部アドレ
ス信号ＹＬ０〜ＹＬｉを形成して、Ｙアドレスデコーダ
ＹＤＬに供給する。

【００４３】この実施例において、起動制御信号となる
カラムアドレスストローブ信号は、上位のデータ入出力
端子ＩＯ８〜ＩＯＦに対応して設けられるカラムアドレ
スストローブ信号ＵＣＡＳＢと、下位のデータ入出力端
子ＩＯ０〜ＩＯ７に対応して設けられるカラムアドレス
ストローブ信号ＬＣＡＳＢとからなる。タイミング発生
回路ＴＧは、カラムアドレスストローブ信号ＵＣＡＳＢ
のロウレベル変化を受けて内部制御信号ＹＬＵを形成
し、またカラムアドレスストローブ信号ＬＣＡＳＢのロ
ウレベル変化を受けて内部制御信号ＹＬＬを形成する。
その結果、この実施例のダイナミック型ＲＡＭでは、ア
ドレス入力端子Ａ０〜Ａｉを介して供給されるＹアドレ
ス信号を二つのアドレス保持手段すなわちＹアドレスバ
ッファＹＢＵ及びＹＢＬに選択的に取り込むことが可能
となり、メモリアレイＭＡＲＹＵ及びＭＡＲＹＬから異
なるカラムアドレスのメモリセルを選択することができ
る。また、カラムアドレスストローブ信号ＵＣＡＳＢ及
びＬＣＡＳＢがロウレベルに変化されるタイミングを意
図的にずらすことで、各バイトにおける記憶データの入
力又は出力動作をパイプライン的に実行できるものとな
る。

【００４４】ダイナミック型ＲＡＭが同一アドレスリー
ドモードとされるとき、カラムアドレスストローブ信号
ＵＣＡＳＢ及びＬＣＡＳＢは、図７に示されるように、
ほぼ同時にハイレベルからロウレベルに変化される。ま
た、ライトイネーブル信号ＵＷＥＢ及びＬＷＥＢは、と
もにハイレベルのままとされ、出力イネーブル信号ＵＯ
ＥＢ及びＬＯＥＢは、ともにカラムアドレスストローブ
信号ＵＣＡＳＢ及びＬＣＡＳＢのロウレベル変化に先立
ってハイレベルからロウレベルに変化される。アドレス
入力端子Ａ０〜Ａｉには、ロウアドレスストローブ信号
ＲＡＳＢの立ち下がりエッジを包含する形でＸアドレス
信号ＡＸ０〜ＡＸｉすなわち内部アドレス信号Ｘ０〜Ｘ
ｉが供給され、カラムアドレスストローブ信号ＵＣＡＳ
Ｂ及びＬＣＡＳＢの立ち下がりエッジを包含する形でＹ
アドレス信号ＡＹ０〜ＡＹｉすなわち内部アドレス信号
Ｙ０〜Ｙｉが供給される。

【００４５】ダイナミック型ＲＡＭでは、ロウアドレス
ストローブ信号ＲＡＳＢのロウレベル変化を受けてＸア
ドレス信号ＡＸ０〜ＡＸｉがＸアドレスバッファＸＢに
取り込まれ、ワード線の選択動作が開始される。また、
カラムアドレスストローブ信号ＵＣＡＳＢ及びＬＣＡＳ
Ｂのロウレベル変化を受けて内部制御信号ＹＬＵ及びＹ
ＬＬがハイレベルとされ、Ｙアドレス信号ＡＹ０〜ＡＹ
ｉがＹアドレスバッファＹＢＵ及びＹＢＬに一斉に取り
込まれる。そして、やや遅れて内部制御信号ＯＣＵ及び
ＯＣＬがハイレベルとされ、データ出力バッファＤＯＢ
Ｕ及びＤＯＢＬが動作状態とされる。これにより、図２
のリードモードと同様な読み出し動作が行われ、メモリ
アレイＭＡＲＹＵ及びＭＡＲＹＬの同一のカラムアドレ
スに配置された合計１６個のメモリセルの読み出しデー
タＤＯ８〜ＤＯＦならびにＤＯ０〜ＤＯ７が、データ出
力バッファＤＯＢＵ及びＤＯＢＬからデータ入出力端子
ＩＯ８〜ＩＯＦならびにＩＯ０〜ＩＯ７を介して送出さ
れる。

【００４６】一方、ダイナミック型ＲＡＭがパイプライ
ンリードモードとされるとき、カラムアドレスストロー
ブ信号ＬＣＡＳＢは、図８に示されるように、カラムア
ドレスストローブ信号ＵＣＡＳＢに所定時間だけ遅れて
ハイレベルからロウレベルに変化される。また、アドレ
ス入力端子Ａ０〜Ａｉには、カラムアドレスストローブ
信号ＵＣＡＳＢの立ち下がりエッジを包含する形で上位
８ビットの記憶データに対応するＹアドレス信号ＡＹＵ
０〜ＡＹＵｉすなわち内部アドレス信号ＹＵ０〜ＹＵｉ
が供給され、カラムアドレスストローブ信号ＬＣＡＳＢ
の立ち下がりエッジを包含する形で下位８ビットの記憶
データに対応するＹアドレス信号ＡＹＬ０〜ＡＹＬｉす
なわち内部アドレス信号ＹＬ０〜ＹＬｉが供給される。

【００４７】ダイナミック型ＲＡＭでは、ロウアドレス
ストローブ信号ＲＡＳＢのロウレベル変化を受けてＸア
ドレス信号ＡＸ０〜ＡＸｉがＸアドレスバッファＸＢに
取り込まれ、ワード線の選択動作が開始される。また、
カラムアドレスストローブ信号ＵＣＡＳＢのロウレベル
変化を受けてＹアドレス信号ＡＹＵ０〜ＡＹＵｉがＹア
ドレスバッファＹＢＵに取り込まれ、カラムアドレスス
トローブ信号ＬＣＡＳＢのロウレベル変化を受けてＹア
ドレス信号ＡＹＬ０〜ＡＹＬｉがＹアドレスバッファＹ
ＢＬに取り込まれる。そして、メインアンプＭＡＵによ
る読み出し信号の増幅動作が終了する所定のタイミング
で内部制御信号ＯＣＵがハイレベルとされ、メインアン
プＭＡＬによる読み出し信号の増幅動作が終了する所定
のタイミングで内部制御信号ＯＣＬがハイレベルとされ
る。これにより、データ出力バッファＤＯＢＵ及びＤＯ
ＢＬが所定の時間差をもって順次動作状態とされ、デー
タ入出力端子ＩＯ８〜ＩＯＦならびにＩＯ０〜ＩＯ７に
は、メモリアレイＭＡＲＹＵ及びＭＡＲＹＬの選択され
た８個のメモリセルの読み出しデータＤＯ８〜ＤＯＦな
らびにＤＯ０〜ＤＯ７が順次パイプライン的に送出され
る。

【００４８】次に、ダイナミック型ＲＡＭが同一アドレ
スライトモードとされるとき、カラムアドレスストロー
ブ信号ＵＣＡＳＢ及びＬＣＡＳＢは、図９に示されるよ
うにほぼ同時にハイレベルからロウレベルに変化され
る。また、カラムアドレスストローブ信号ＵＣＡＳＢ及
びＬＣＡＳＢのロウレベル変化に先立って、ライトイネ
ーブル信号ＵＷＥＢ及びＬＷＥＢがハイレベルからロウ
レベルに変化され、出力イネーブル信号ＵＯＥＢ及びＬ
ＯＥＢはハイレベルのままとされる。アドレス入力端子
Ａ０〜Ａｉには、ロウアドレスストローブ信号ＲＡＳＢ
の立ち下がりエッジを包含する形でＸアドレス信号ＡＸ
０〜ＡＸｉつまりは内部アドレス信号Ｘ０〜Ｘｉが供給
され、カラムアドレスストローブ信号ＵＣＡＳＢ及びＬ
ＣＡＳＢの立ち下がりエッジを包含する形でＹアドレス
信号ＡＹ０〜ＡＹｉつまりは内部アドレス信号Ｙ０〜Ｙ
ｉが供給される。また、データ入出力端子ＩＯ８〜ＩＯ
ＦならびにＩＯ０〜ＩＯ７には、カラムアドレスストロ
ーブ信号ＵＣＡＳＢ及びＬＣＡＳＢの立ち下がりエッジ
を包含する形で、書き込みデータＤＩ８〜ＤＩＦならび
にＤＩ０〜ＤＩ７がそれぞれ供給される。

【００４９】ダイナミック型ＲＡＭでは、ロウアドレス
ストローブ信号ＲＡＳＢのロウレベル変化を受けてＸア
ドレス信号ＡＸ０〜ＡＸｉがＸアドレスバッファＸＢに
取り込まれ、ワード線の選択動作が開始される。また、
カラムアドレスストローブ信号ＵＣＡＳＢ及びＬＣＡＳ
Ｂのロウレベル変化を受けて内部制御信号ＹＬＵ及びＹ
ＬＬがハイレベルとされ、Ｙアドレス信号ＡＹ０〜ＡＹ
ｉがＹアドレスバッファＹＢＵ及びＹＢＬに取り込まれ
る。そして、やや遅れて内部制御信号ＷＰＵ及びＷＰＬ
が同時にハイレベルとされ、ライトアンプＷＡＵ及びＷ
ＡＬが動作状態とされる。これにより、図３のライトモ
ードと同様な書き込み動作が行われ、メモリアレイＭＡ
ＲＹＵ及びＭＡＲＹＬの同一のカラムアドレスに配置さ
れた合計１６個のメモリセルに対して、書き込みデータ
ＤＩ８〜ＤＩＦならびにＤＩ０〜ＤＩ７がそれぞれ一斉
に書き込まれる。

【００５０】一方、ダイナミック型ＲＡＭがパイプライ
ンライトモードとされるとき、カラムアドレスストロー
ブ信号ＬＣＡＳＢは、図１０に示されるように、カラム
アドレスストローブ信号ＵＣＡＳＢに所定時間だけ遅れ
てハイレベルからロウレベルに変化される。また、アド
レス入力端子Ａ０〜Ａｉには、カラムアドレスストロー
ブ信号ＵＣＡＳＢの立ち下がりエッジを包含する形で上
記８ビットの記憶データに対応するＹアドレス信号ＡＹ
Ｕ０〜ＡＹＵｉが供給され、カラムアドレスストローブ
信号ＬＣＡＳＢの立ち下がりエッジを包含する形で下位
８ビットの記憶データに対応するＹアドレス信号ＡＹＬ
０〜ＡＹＬｉが供給される。データ入出力端子ＩＯ８〜
ＩＯＦには、カラムアドレスストローブ信号ＵＣＡＳＢ
の立ち下がりエッジを包含する形で上位８ビットの書き
込みデータＤＩ８〜ＤＩＦが供給され、カラムアドレス
ストローブ信号ＬＣＡＳＢの立ち下がりエッジを包含す
る形で下位８ビットの書き込みデータＤＩ０〜ＤＩ７が
供給される。

【００５１】ダイナミック型ＲＡＭでは、ロウアドレス
ストローブ信号ＲＡＳＢのロウレベル変化を受けてＸア
ドレス信号ＡＸ０〜ＡＸｉがＸアドレスバッファＸＢに
取り込まれ、ワード線の選択動作が開始される。また、
カラムアドレスストローブ信号ＵＣＡＳＢのロウレベル
変化を受けてＹアドレス信号ＡＹＵ０〜ＡＹＵｉがＹア
ドレスバッファＹＢＵに取り込まれ、カラムアドレスス
トローブ信号ＬＣＡＳＢのロウレベル変化を受けてＹア
ドレス信号ＡＹＬ０〜ＡＹＬｉがＹアドレスバッファＹ
ＢＬに取り込まれる。そして、ＹアドレスデコーダＹＤ
Ｕによる相補ビット線の選択動作が終了するタイミング
で内部制御信号ＷＰＵがハイレベルとされ、Ｙアドレス
デコーダＹＤＬによる相補ビット線の選択動作が終了す
るタイミングで内部制御信号ＷＰＬがハイレベルとされ
る。その結果、ライトアンプＷＡＵ及びＷＡＬが所定の
時間差をもって順次動作状態とされ、メモリアレイＭＡ
ＲＹＵ及びＭＡＲＹＬの選択された８個のメモリセルに
は書き込みデータＤＩ８〜ＤＩＦならびにＤＩ０〜ＤＩ
７が順次パイプライン的に書き込まれる。

【００５２】さらに、この実施例のダイナミック型ＲＡ
Ｍは、図１１に示されるように、カラムアドレスストロ
ーブ信号ＵＣＡＳＢ及びＬＣＡＳＢを所定の時間差をも
ってロウレベルに変化させ、ライトイネーブル信号ＵＷ
ＥＢ及びＬＷＥＢを対応する出力イネーブル信号ＵＯＥ
Ｂ及びＬＯＥＢのロウレベル変化から所定時間だけ遅れ
てロウレベルとすることにより、指定されるアドレスの
読み出しデータＤＯ８〜ＤＯＦならびにＤＯ０〜ＤＯ７
を読み出した後に新しい書き込みデータＤＩ８〜ＤＩＦ
ならびにＤＩ０〜ＤＩ７を書き込むいわゆるリードモデ
ィファイライトをパイプライン的に実行できるし、図１
２に示されるように、バイトごとにライトモード及びリ
ードモードを任意の組み合わせで実行し、またバイトご
とに異なるアドレスでパイプラインアクセスすることも
可能となる。以上の結果、この実施例のダイナミック型
ＲＡＭによってその記憶装置が構成されるコンピュータ
では、実行中の命令形態に応じて種々のアクセス方式を
採ることができ、これによってコンピュータのさらなる
高性能化を推進できるものとなる。

【００５３】以上の本実施例に示されるように、この発
明をコンピュータの記憶装置を構成しかつバイトコント
ロール機能を有する多ビット構成のダイナミック型ＲＡ
Ｍ等に適用することで、次のような作用効果が得られ
る。すなわち、 （１）記憶データの複数バイトに対応する数のデータ入
出力端子を備えるダイナミック型ＲＡＭ等に、同時に入
力又は出力しうる記憶データの各バイトに対応してライ
トイネーブル信号及び出力イネーブル信号をそれぞれ設
けることで、ダイナミック型ＲＡＭ等の動作モードを、
同時に入力又は出力しうる記憶データの各バイトごとに
独立して設定できるという効果が得られる。 （２）上記（１）項において、同時に入力又は出力しう
る記憶データの各バイトに対応してＹアドレスバッファ
を設け、これらのＹアドレスバッファに対応してカラム
アドレスストローブ信号を設けることで、ダイナミック
型ＲＡＭ等の書き込み又は読み出し動作を異なるアドレ
スを順次指定してバイト単位で進行させるパイプライン
モードを実現できるという効果が得られる。 （３）上記（１）項及び（２）項により、ダイナミック
型ＲＡＭ等からなる記憶装置の多機能化を図ることがで
きるという効果が得られる。 （４）上記（３）項により、記憶装置を含むコンピュー
タ等の高性能化を推進することができるという効果が得
られる。

【００５４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、メモリアレイは複数分割されること
を必須条件としないし、４個以上に分割することもでき
る。メモリアレイが分割されない場合、１個のメモリア
レイから同時に１６組の相補ビット線を選択して相補共
通データ線ＣＤ８＊〜ＣＤＦ＊ならびにＣＤ０＊〜ＣＤ
７＊に接続し、これらの相補共通データ線に対応して設
けられるライトアンプＷＡＵ及びＷＡＬならびにＭＡＵ
及びＭＡＬをライトイネーブル信号ＵＷＥＢ及びＬＷＥ
Ｂならびに出力イネーブル信号ＵＯＥＢ及びＬＯＥＢに
従って選択的に動作すればよい。図６の実施例では、ア
ドレス保持手段となるＹアドレスバッファを独立して２
個設けているが、これらのＹアドレスバッファは、図１
３に例示されるように、入力バッファＩＢを共有化し、
アドレスラッチ回路ＬＵ及びＬＬとドライバＤＵ及びＤ
Ｌのみを個別に設けることにより、等価的に分離するこ
とができる。ダイナミック型ＲＡＭの書き込み動作及び
読み出し動作は、例えば記憶データの４ビット又は１６
ビットごとに制御してもよいし、パリティビットが設け
られる場合には、例えば９ビットを単位として制御する
ことも可能である。さらに、ダイナミック型ＲＡＭのブ
ロック構成は、これらの実施例による制約を受けない
し、各動作モードにおける起動制御信号及び内部制御信
号の組み合わせ等は、種々の実施形態を採りうる。

【００５５】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、スタティック
ＲＡＭ等の各種メモリ集積回路装置やこのようなメモリ
集積回路装置を内蔵するシングルチップのマイクロコン
ピュータ等にも適用できる。この発明は、少なくともバ
イトコントロール機能を有する多ビット構成の半導体記
憶装置に広く適用できる。

【００５６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、記憶データの複数バイトに
対応する数のデータ入出力端子を備えるダイナミック型
ＲＡＭ等に、同時に入力又は出力しうる記憶データの各
バイトに対応してライトイネーブル信号及び出力イネー
ブル信号をそれぞれ設ける。また、例えば、同時に入力
又は出力しうる記憶データの各バイトに対応してＹアド
レスバッファをそれぞれ設け、これらのＹアドレスバッ
ファに対応してカラムアドレスストローブ信号をそれぞ
れ設ける。これにより、ダイナミック型ＲＡＭ等の動作
モードを同時に入力又は出力しうる記憶データの各バイ
トごとに設定できるとともに、ダイナミック型ＲＡＭ等
の書き込み又は読み出し動作を異なるアドレスを順次指
定しながらバイト単位で進行させるパイプラインモード
を実現することができる。その結果、ダイナミック型Ｒ
ＡＭ等からなる記憶装置の多機能化を図り、記憶装置を
含むコンピュータ等の高性能化を推進することができ
る。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
第１の実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭのリードモードの
一実施例を示すタイミング図である。

【図３】図１のダイナミック型ＲＡＭのライトモードの
一実施例を示すタイミング図である。

【図４】図１のダイナミック型ＲＡＭのリード／ライト
モードの一実施例を示すタイミング図である。

【図５】図１のダイナミック型ＲＡＭのライト／リード
モードの一実施例を示すタイミング図である。

【図６】この発明が適用されたダイナミック型ＲＡＭの
第２の実施例を示すブロック図である。

【図７】図６のダイナミック型ＲＡＭの同一アドレスリ
ードモードの一実施例を示すタイミング図である。

【図８】図６のダイナミック型ＲＡＭのパイプラインリ
ードモードの一実施例を示すタイミング図である。

【図９】図６のダイナミック型ＲＡＭの同一アドレスラ
イトモードの一実施例を示すタイミング図である。

【図１０】図６のダイナミック型ＲＡＭのパイプライン
ライトモードの一実施例を示すタイミング図である。

【図１１】図６のダイナミック型ＲＡＭのパイプライン
リードモディファイライトモードの一実施例を示すタイ
ミング図である。

【図１２】図６のダイナミック型ＲＡＭのパイプライン
リードライトモードの一実施例を示すタイミング図であ
る。

【図１３】この発明が適用されたダイナミック型ＲＡＭ
の第３の実施例を示す部分的なブロック図である。

【符号の説明】

ＤＲＡＭ・・・ダイナミック型ＲＡＭ、ＭＡＲＹＵ，Ｍ
ＡＲＹＬ・・・メモリアレイ、ＳＡＵ，ＳＡＬ・・・セ
ンスアンプ、ＸＤＵ，ＸＤＬ・・・Ｘアドレスデコー
ダ、ＹＤＵ，ＹＤＬ・・・Ｙアドレスデコーダ、ＸＢ・
・・Ｘアドレスバッファ、ＹＢ，ＹＢＵ，ＹＢＬ・・・
Ｙアドレスバッファ、ＲＦＣ・・・リフレッシュアドレ
スカウンタ、ＷＡＵ，ＷＡＬ・・・ライトアンプ、ＭＡ
Ｕ，ＭＡＬ・・メインアンプ、ＤＩＢＵ，ＤＩＢＬ・・
・データ入力バッファ、ＤＯＢＵ，ＤＯＢＬ・・・デー
タ出力バッファ、ＴＧ・・・タイミング発生回路。 ＩＢ・・・入力バッファ、ＬＵ，ＬＬ・・・アドレスラ
ッチ回路、ＤＵ，ＤＬ・・・ドライバ。

フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6741−5Ｌ Ｇ１１Ｃ 11/34 ３７１ Ｋ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 記憶データが入力又は出力される複数の
   データ入出力端子を具備し、かつ上記データ入出力端子
   の所定数を単位としてそれぞれ独立にライトモードかつ
   リードモードを同時に設定しうることを特徴とする半導
   体記憶装置。
2. 【請求項２】 上記データ入出力端子の所定数は、記憶
   データの１バイトに対応するものであって、上記半導体
   記憶装置は、記憶データの複数バイトに対応する数のデ
   ータ入出力端子を具備するものであることを特徴とする
   請求項１の半導体記憶装置。
3. 【請求項３】 上記半導体記憶装置は、同時に入力又は
   出力しうる記憶データの各バイトに対応して設けられる
   複数の書き込み制御信号及び出力制御信号を備えるもの
   であることを特徴とする請求項２の半導体記憶装置。
4. 【請求項４】 上記半導体記憶装置は、同時に入力又は
   出力しうる記憶データの各バイトに対応して設けられる
   複数のアドレス保持手段を具備し、各バイトごとに異な
   るアドレスを指定しうるパイプラインモードを備えるも
   のであることを特徴とする請求項２又は請求項３の半導
   体記憶装置。
5. 【請求項５】 上記アドレス保持手段によって保持され
   るアドレスは、カラムアドレスであって、上記半導体記
   憶装置は、同時に入力又は出力しうる記憶データの各バ
   イトに対応して設けられるカラムアドレスストローブ信
   号を備えるものであることを特徴とする請求項４の半導
   体記憶装置。
6. 【請求項６】 上記半導体記憶装置は、ダイナミック型
   ＲＡＭであって、このダイナミック型ＲＡＭは、同時に
   入力又は出力しうる記憶データの各バイトに対応して設
   けられる複数のメモリアレイを具備するものであること
   を特徴とする請求項１，請求項２，請求項３，請求項４
   又は請求項５の半導体記憶装置。