JPH0529310B2 - - Google Patents
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- JPH0529310B2 JPH0529310B2 JP62252062A JP25206287A JPH0529310B2 JP H0529310 B2 JPH0529310 B2 JP H0529310B2 JP 62252062 A JP62252062 A JP 62252062A JP 25206287 A JP25206287 A JP 25206287A JP H0529310 B2 JPH0529310 B2 JP H0529310B2
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- JP
- Japan
- Prior art keywords
- layer
- transistor
- emitter
- pnp
- oxide film
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラ型半導体装置、特に、横型
トランジスタと縦型トランジスタを含む集積回路
に関する。
トランジスタと縦型トランジスタを含む集積回路
に関する。
従来、バイポーラ型の集積回路の高集積化を図
るために、横型トランジスタと縦型トランジスタ
を併用することが考えられ、論理回路ではI2L、
メモリ回路ではpnp負荷型メモリセルにおいて実
現されている。
るために、横型トランジスタと縦型トランジスタ
を併用することが考えられ、論理回路ではI2L、
メモリ回路ではpnp負荷型メモリセルにおいて実
現されている。
例えば、第５図は、第２図に示すpnp負荷型メ
モリセルの要部縦断面図である。図示したよう
に、npn縦型トランジスタは、エミツタ層１０１
とベース層１０２とコレクタ層１０３で構成され
ている。そしてpnp横型トランジスタは、npn縦
型トランジスタのコレクタ層１０３をベース層と
して、また、npn縦型トランジスタのベース層１
０２をコレクタ層としてそれぞれ併用し、エミツ
タ層１０４を新たに形成して、pnp横型トランジ
スタを構成している。
モリセルの要部縦断面図である。図示したよう
に、npn縦型トランジスタは、エミツタ層１０１
とベース層１０２とコレクタ層１０３で構成され
ている。そしてpnp横型トランジスタは、npn縦
型トランジスタのコレクタ層１０３をベース層と
して、また、npn縦型トランジスタのベース層１
０２をコレクタ層としてそれぞれ併用し、エミツ
タ層１０４を新たに形成して、pnp横型トランジ
スタを構成している。
このような従来の横型トランジスタと縦型トラ
ンジスタを含む半導体装置の構造は、横型pnpト
ランジスタのエミツタ層１０４から注入されたキ
ヤリア（ホール）がエピタキシアル層１０３に蓄
積するので、電流ゲインの低下とスイツチングス
ピードの低下が生じる。そこで、横型pnpトラン
ジスタのエミツタ層１０４直下のキヤリアの蓄積
領域を減らすために、エミツタ層１０４を図示の
ように深く形成している。しかし、エミツタ層１
０４を深く形成することによつて、エミツタ層１
０４と、エピタキシアル層１０３、埋め込み層１
０５およびｐ型のシリコン基板１０６で形成され
る寄性pnpトランジスタの電流ゲインが増大し
て、シリコン基板１０６への漏れ電流が増えた
り、エミツタ・ベース間の容量が増大するという
問題があつた。
ンジスタを含む半導体装置の構造は、横型pnpト
ランジスタのエミツタ層１０４から注入されたキ
ヤリア（ホール）がエピタキシアル層１０３に蓄
積するので、電流ゲインの低下とスイツチングス
ピードの低下が生じる。そこで、横型pnpトラン
ジスタのエミツタ層１０４直下のキヤリアの蓄積
領域を減らすために、エミツタ層１０４を図示の
ように深く形成している。しかし、エミツタ層１
０４を深く形成することによつて、エミツタ層１
０４と、エピタキシアル層１０３、埋め込み層１
０５およびｐ型のシリコン基板１０６で形成され
る寄性pnpトランジスタの電流ゲインが増大し
て、シリコン基板１０６への漏れ電流が増えた
り、エミツタ・ベース間の容量が増大するという
問題があつた。
本発明は上記の問題に鑑み、横型トランジスタ
と縦型トランジスタを含む半導体装置において、
漏れ電流が増加せず、かつ、エミツタ・ベース間
の容量が増加しない半導体装置の提供を目的とし
たものである。
と縦型トランジスタを含む半導体装置において、
漏れ電流が増加せず、かつ、エミツタ・ベース間
の容量が増加しない半導体装置の提供を目的とし
たものである。
本発明は、一導電型の半導体基板に、選択的に
形成された他導電型の高濃度層上に成長された他
導電型のエピタキシアル層内に、エピタキシアル
層をコレクタ層とする縦型トランジスタと、エピ
タキシアル層をベース層とし、前記縦型トランジ
スタのベース層をコレクタ層とする横型トランジ
スタとを含む半導体装置において、前記横型トラ
ンジスタの少なくともエミツタ層を、エピタキシ
アル層内の深い位置に形成されたシリコン酸化膜
に接しその上部に設けるようにしたものである。
形成された他導電型の高濃度層上に成長された他
導電型のエピタキシアル層内に、エピタキシアル
層をコレクタ層とする縦型トランジスタと、エピ
タキシアル層をベース層とし、前記縦型トランジ
スタのベース層をコレクタ層とする横型トランジ
スタとを含む半導体装置において、前記横型トラ
ンジスタの少なくともエミツタ層を、エピタキシ
アル層内の深い位置に形成されたシリコン酸化膜
に接しその上部に設けるようにしたものである。
本発明は、横型トランジスタのエミツタ層の下
層に絶縁膜が存在するので、下方へのホールの注
入がなく、キヤリアは主に横方向に最短経路を経
て、縦型トランジスタ側へ流れる。
層に絶縁膜が存在するので、下方へのホールの注
入がなく、キヤリアは主に横方向に最短経路を経
て、縦型トランジスタ側へ流れる。
以下に、本発明の実施例を図面を参照して説明
する。第１図に示した第１実施例は、第２図に示
したpnp負荷型メモリセルの回路の一部分の要部
断面図である。図において、１１は半導体板であ
るｐ型シリコン基板、１２は埋め込み層になる高
濃度ｎ型層、１３はｎ型エピタキシアル層でフイ
ールド酸化膜１４Ａで、絶縁分離されている。こ
のｎ型エピタキシアル層１３の中に縦型の２つの
エミツタを有するnpnトランジスタおよび横型の
pnpトランジスタが形成される。以下ではわかり
易いように、例えばnpnベース層１６として、
npnトランジスタのベース層であるｐ型導電層を
示すようにする。また図面において括弧内にpnp
コレクタとあるは、併用されるpnpトランジスタ
の共通部分を示す。ｎ型エピタキシアル層１３は
npnトランジスタのコレクタであり、またpnpト
ランジスタのベースでもある。
する。第１図に示した第１実施例は、第２図に示
したpnp負荷型メモリセルの回路の一部分の要部
断面図である。図において、１１は半導体板であ
るｐ型シリコン基板、１２は埋め込み層になる高
濃度ｎ型層、１３はｎ型エピタキシアル層でフイ
ールド酸化膜１４Ａで、絶縁分離されている。こ
のｎ型エピタキシアル層１３の中に縦型の２つの
エミツタを有するnpnトランジスタおよび横型の
pnpトランジスタが形成される。以下ではわかり
易いように、例えばnpnベース層１６として、
npnトランジスタのベース層であるｐ型導電層を
示すようにする。また図面において括弧内にpnp
コレクタとあるは、併用されるpnpトランジスタ
の共通部分を示す。ｎ型エピタキシアル層１３は
npnトランジスタのコレクタであり、またpnpト
ランジスタのベースでもある。
図示のように、縦型のnpnトランジスタは、
npnエミツタ層１７、npnベース層１６、ｎ型エ
ピタキシアル層１３により、それぞれエミツタ、
ベース、コレクタが形成され、横型pnpトランジ
スタは、pnpエミツタ層１９、ｎ型エピタキシア
ル層１３、npnベース層１６によりそれぞれエミ
ツタ、ベース、コレクタが形成される。
npnエミツタ層１７、npnベース層１６、ｎ型エ
ピタキシアル層１３により、それぞれエミツタ、
ベース、コレクタが形成され、横型pnpトランジ
スタは、pnpエミツタ層１９、ｎ型エピタキシア
ル層１３、npnベース層１６によりそれぞれエミ
ツタ、ベース、コレクタが形成される。
本発明の特徴的な点は、横型トランジスタのエ
ミツタの構造である。エミツタはｎ型エピタキシ
アル層１３内の深い位置に形成されたシリコン酸
化膜１５上に形成されるが、その中央溝部は、ボ
ロンドープポリシリコン２０で埋められ、その周
縁にpnpエミツタ層１９が形成されている。ボロ
ンドープポリシリコン２０はアルミニウム電極２
１との接続部になつている。なお、装置全面は
CVDシリコン酸化膜２２でおおわれている。
ミツタの構造である。エミツタはｎ型エピタキシ
アル層１３内の深い位置に形成されたシリコン酸
化膜１５上に形成されるが、その中央溝部は、ボ
ロンドープポリシリコン２０で埋められ、その周
縁にpnpエミツタ層１９が形成されている。ボロ
ンドープポリシリコン２０はアルミニウム電極２
１との接続部になつている。なお、装置全面は
CVDシリコン酸化膜２２でおおわれている。
横型のpnpトランジスタは、そのpnpエミツタ
層１９自体は、それ程ｎ型エピタキシアル層１３
に深く位置していないが、pnpエミツタ層１９か
らｎ型エピタキシアル層１３に注入されるキヤリ
アは、下方が絶縁層であるから、大部分その側面
から横方向に流れ、しかもコレクタ層であるnpn
ベース層１６に最短距離で到達する。
層１９自体は、それ程ｎ型エピタキシアル層１３
に深く位置していないが、pnpエミツタ層１９か
らｎ型エピタキシアル層１３に注入されるキヤリ
アは、下方が絶縁層であるから、大部分その側面
から横方向に流れ、しかもコレクタ層であるnpn
ベース層１６に最短距離で到達する。
以下に第１実施例の製造方法を第３図(a)〜(g)を
参照して説明する。
参照して説明する。
(a)に示したように、ｐ型シリコン基板１１上に
選択的にｎ型高濃度層１２を形成し、さらにその
上にｎ型エピタキシアル層１３を形成する。そし
て、絶縁領域を選択酸化してフイールド酸化膜１
４Ａを形成して、ｎ型エピタキシアル層１３を区
画し、さらに全面にシリコン酸化膜１４′、シリ
コン窒化膜３３、CVD酸化膜３２を形成し、そ
の上に、ホトレジスト３１をパターニングする。
次に(b)に示したように、ホトレジスト３１をマス
クとして、CVD酸化膜３２、シリコン窒化膜３
３、シリコン酸化膜１４′をエツチングして、更
に、ｎ型エピタキシアル層１３の中までエツチン
グして、溝を形成する。その後、ホトレジスト３
１を剥離して、シリコン窒化膜１４を成長させた
後、異方性エツチングすることで、溝の側壁のみ
にシリコン窒化膜３４を残す。そして、(c)に示す
ように、陽極化成法により、露出しているｎ型エ
ピタキシアル層１３を多孔質シリコン層３５に変
えていく。そして、(d)に示したように、溝の幅よ
り広い領域まで化成し、多孔質シリコン層３５を
酸化してシリコン酸化膜１５を形成する。側壁の
シリコン窒化膜３４は除去する。そして、(e)に示
したように、溝の側壁からボロンを拡散し高濃度
ｐ型のpnpエミツタ層１９を形成し、その後溝を
ボロンドープポリシリコン２０を埋込む。さら
に、全面のCVD酸化膜３２、シリコン窒化膜３
３、シリコン酸化膜１４′を除去した後、再びシ
リコン酸化膜１４、シリコン窒化膜３６を成長
し、シリコン窒化膜３６をマスクとしてコレクタ
電極用のｎ型の高濃度層１２′を形成する。そし
て、(f)に示したように、通常の方法でnpnベース
層１６、エミツタ層１７を形成し、さらにAsド
ープポリシリコン１８を各電極部分に形成した後
(g)に示したように、全面をCVDシリコン酸化膜
２２で被覆してから、電極２１を形成する。
選択的にｎ型高濃度層１２を形成し、さらにその
上にｎ型エピタキシアル層１３を形成する。そし
て、絶縁領域を選択酸化してフイールド酸化膜１
４Ａを形成して、ｎ型エピタキシアル層１３を区
画し、さらに全面にシリコン酸化膜１４′、シリ
コン窒化膜３３、CVD酸化膜３２を形成し、そ
の上に、ホトレジスト３１をパターニングする。
次に(b)に示したように、ホトレジスト３１をマス
クとして、CVD酸化膜３２、シリコン窒化膜３
３、シリコン酸化膜１４′をエツチングして、更
に、ｎ型エピタキシアル層１３の中までエツチン
グして、溝を形成する。その後、ホトレジスト３
１を剥離して、シリコン窒化膜１４を成長させた
後、異方性エツチングすることで、溝の側壁のみ
にシリコン窒化膜３４を残す。そして、(c)に示す
ように、陽極化成法により、露出しているｎ型エ
ピタキシアル層１３を多孔質シリコン層３５に変
えていく。そして、(d)に示したように、溝の幅よ
り広い領域まで化成し、多孔質シリコン層３５を
酸化してシリコン酸化膜１５を形成する。側壁の
シリコン窒化膜３４は除去する。そして、(e)に示
したように、溝の側壁からボロンを拡散し高濃度
ｐ型のpnpエミツタ層１９を形成し、その後溝を
ボロンドープポリシリコン２０を埋込む。さら
に、全面のCVD酸化膜３２、シリコン窒化膜３
３、シリコン酸化膜１４′を除去した後、再びシ
リコン酸化膜１４、シリコン窒化膜３６を成長
し、シリコン窒化膜３６をマスクとしてコレクタ
電極用のｎ型の高濃度層１２′を形成する。そし
て、(f)に示したように、通常の方法でnpnベース
層１６、エミツタ層１７を形成し、さらにAsド
ープポリシリコン１８を各電極部分に形成した後
(g)に示したように、全面をCVDシリコン酸化膜
２２で被覆してから、電極２１を形成する。
第１実施例は、横型トランジスタのエミツタの
構造につき、本発明を適用してものであるが、コ
レクタ構造についても適用した第２実施例につき
説明する。第２図(a)は、第１図(c)に相当する図
で、第２図(b)が実施例の断面図である。コレクタ
４１も多孔質シリコンのシリコン酸化膜１５上に
形成される。
構造につき、本発明を適用してものであるが、コ
レクタ構造についても適用した第２実施例につき
説明する。第２図(a)は、第１図(c)に相当する図
で、第２図(b)が実施例の断面図である。コレクタ
４１も多孔質シリコンのシリコン酸化膜１５上に
形成される。
以上説明したように、本発明の半導体装置は、
横型トランジスタのエミツタの下層にシリコン酸
化膜を形成することによつて、横型トランジスタ
のエミツタからベースに注入されたキヤリアがエ
ミツタ直下のベース領域に蓄積することを防ぎ基
板への漏れ電流を抑えることができるので、漏れ
電流が増加せず、かつ、エミツタ・ベース間の容
量が増加しないという優れた効果がある。また、
電流経路が横方向の最短パスを通る様になるの
で、横型トランジスタの周波数特性を向上させる
ことができると同時に、集積回路の高集積化、高
速度化の半導体装置の提供が可能となるという優
れた効果がある。なお、横型トランジスタのコレ
クタも同様な構造とすることで、エミツタ・コレ
クタを完全に対向した位置に配置し、エミツタか
ら注入されたキヤリアのコレクタ下面へまわりこ
む成分をなくし、さらに高周波数特性を良くする
ことができる。
横型トランジスタのエミツタの下層にシリコン酸
化膜を形成することによつて、横型トランジスタ
のエミツタからベースに注入されたキヤリアがエ
ミツタ直下のベース領域に蓄積することを防ぎ基
板への漏れ電流を抑えることができるので、漏れ
電流が増加せず、かつ、エミツタ・ベース間の容
量が増加しないという優れた効果がある。また、
電流経路が横方向の最短パスを通る様になるの
で、横型トランジスタの周波数特性を向上させる
ことができると同時に、集積回路の高集積化、高
速度化の半導体装置の提供が可能となるという優
れた効果がある。なお、横型トランジスタのコレ
クタも同様な構造とすることで、エミツタ・コレ
クタを完全に対向した位置に配置し、エミツタか
ら注入されたキヤリアのコレクタ下面へまわりこ
む成分をなくし、さらに高周波数特性を良くする
ことができる。
第１図は本発明の第１実施例の半導体装置の主
要断面図、第２図は本発明を適用したpnp負荷型
メモリリセルの回路図、第３図は本発明の第１実
施例の半導体装置の製造方法の主要工程断面図、
第４図は本発明の第２実施例の半導体装置の製造
方法の主要工程および装置断面図、第５図は従来
の半導体装置の主要断面図である。 １１……ｐ型シリコン基板、１２……高濃度ｎ
型層、１３……ｎ型エピタキシアル層、１４，１
４′……シリコン酸化膜、１４Ａ……フイールド
酸化膜、１５……シリコン酸化膜、１６……npn
ベース層（pnpコレクタ）、１７……npnエミツタ
層、１８……Asドープポリシリコン、１９……
pnpエミツタ層、２０……ボロンドープポリシリ
コン、２１……アルミニウム電極、２２……
CVDシリコン酸化膜、３１……ホトレジスト、
３２……CVD酸化膜、３３，３４……シリコン
窒化膜、４１……pnpコレクタ層。
要断面図、第２図は本発明を適用したpnp負荷型
メモリリセルの回路図、第３図は本発明の第１実
施例の半導体装置の製造方法の主要工程断面図、
第４図は本発明の第２実施例の半導体装置の製造
方法の主要工程および装置断面図、第５図は従来
の半導体装置の主要断面図である。 １１……ｐ型シリコン基板、１２……高濃度ｎ
型層、１３……ｎ型エピタキシアル層、１４，１
４′……シリコン酸化膜、１４Ａ……フイールド
酸化膜、１５……シリコン酸化膜、１６……npn
ベース層（pnpコレクタ）、１７……npnエミツタ
層、１８……Asドープポリシリコン、１９……
pnpエミツタ層、２０……ボロンドープポリシリ
コン、２１……アルミニウム電極、２２……
CVDシリコン酸化膜、３１……ホトレジスト、
３２……CVD酸化膜、３３，３４……シリコン
窒化膜、４１……pnpコレクタ層。
１ ガラス基板上に形成したｎ形半導体である
CdSもしくはCdZnS焼成膜上にCdTe焼成膜を形
成し、このCdTe膜上に平均粒径50μｍ以下のTe
粉末と平均粒径500ÅのCuOを添加して混練した
カーボンペーストを塗布した後、400℃以上の温
度で焼成することを特徴とする光起電力素子の製
造方法。 ２ カーボンペースト中に添加するTe粉末は0.3
〜1.0wt％の範囲であり、CuO粉末は50〜200ppm
の範囲である請求項１記載の光起電力素子の製造
方法。
CdSもしくはCdZnS焼成膜上にCdTe焼成膜を形
成し、このCdTe膜上に平均粒径50μｍ以下のTe
粉末と平均粒径500ÅのCuOを添加して混練した
カーボンペーストを塗布した後、400℃以上の温
度で焼成することを特徴とする光起電力素子の製
造方法。 ２ カーボンペースト中に添加するTe粉末は0.3
〜1.0wt％の範囲であり、CuO粉末は50〜200ppm
の範囲である請求項１記載の光起電力素子の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252062A JPH0193160A (ja) | 1987-10-05 | 1987-10-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252062A JPH0193160A (ja) | 1987-10-05 | 1987-10-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0193160A JPH0193160A (ja) | 1989-04-12 |
| JPH0529310B2 true JPH0529310B2 (ja) | 1993-04-30 |
Family
ID=17232026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62252062A Granted JPH0193160A (ja) | 1987-10-05 | 1987-10-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0193160A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103572754B (zh) * | 2012-08-09 | 2016-03-30 | 上海中技桩业股份有限公司 | 一种部分预应力混凝土六角空心桩 |
-
1987
- 1987-10-05 JP JP62252062A patent/JPH0193160A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0193160A (ja) | 1989-04-12 |
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