JPH0529348A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- JPH0529348A JPH0529348A JP18141591A JP18141591A JPH0529348A JP H0529348 A JPH0529348 A JP H0529348A JP 18141591 A JP18141591 A JP 18141591A JP 18141591 A JP18141591 A JP 18141591A JP H0529348 A JPH0529348 A JP H0529348A
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Abstract
(57)【要約】
【目的】 電界効果トランジスタおよびその製造方法に
関し，基本回路の論理しきい値近傍における相互コンダ
クタンスを増加させて，回路の高速化を達成する。 【構成】 ソース領域３，ゲート電極５下の活性層２，
およびドレイン領域４を備えた電界効果トランジスタを
製造する際に，半導体基板１上に活性層２を形成すべき
部分のうちドレイン領域４側のみ開口した第１のマスク
を形成し，不純物イオンを注入する。第１のマスクを除
去した後，半導体基板１の表面に絶縁膜を形成する。絶
縁膜上に活性層を形成すべき部分のうちソース領域３側
のみ開口した第２のマスクを形成し，不純物イオンを注
入する。以上の各工程を経て，活性層２が，ソース領域
３側における不純物濃度ピークの表面からの深さがドレ
イン領域４側における不純物濃度ピークの表面からの深
さより浅い不純物プロファイルを有する構造とする。
関し，基本回路の論理しきい値近傍における相互コンダ
クタンスを増加させて，回路の高速化を達成する。 【構成】 ソース領域３，ゲート電極５下の活性層２，
およびドレイン領域４を備えた電界効果トランジスタを
製造する際に，半導体基板１上に活性層２を形成すべき
部分のうちドレイン領域４側のみ開口した第１のマスク
を形成し，不純物イオンを注入する。第１のマスクを除
去した後，半導体基板１の表面に絶縁膜を形成する。絶
縁膜上に活性層を形成すべき部分のうちソース領域３側
のみ開口した第２のマスクを形成し，不純物イオンを注
入する。以上の各工程を経て，活性層２が，ソース領域
３側における不純物濃度ピークの表面からの深さがドレ
イン領域４側における不純物濃度ピークの表面からの深
さより浅い不純物プロファイルを有する構造とする。
Description
【０００１】
【産業上の利用分野】本発明は，電界効果トランジスタ
（ＦＥＴ：FieldEffect Transistor ) およびその製造
方法に関する。
（ＦＥＴ：FieldEffect Transistor ) およびその製造
方法に関する。
【０００２】
【従来の技術】化合物半導体から成るＭＥＳＦＥＴ（ME
tal Semiconductor FET)は，低消費電力化，超高速化が
可能である点から注目されている。ＭＥＳＦＥＴの特性
向上の指標として，電流駆動能力である相互コンダクタ
ンスｇm がある。
tal Semiconductor FET)は，低消費電力化，超高速化が
可能である点から注目されている。ＭＥＳＦＥＴの特性
向上の指標として，電流駆動能力である相互コンダクタ
ンスｇm がある。
【０００３】従来のＭＥＳＦＥＴでは，ゲート電極下の
活性層を形成する際に，不純物イオンの注入，例えば，
ＧａＡｓＭＥＳＦＥＴの場合Ｓｉイオンを注入して形成
していた。活性層の不純物濃度分布が一様であると仮定
した場合の相互コンダクタンスｇm は，近似的に， ｇm ＝２Ｋ（ＶGS−Ｖth） （１） と表すことができる。
活性層を形成する際に，不純物イオンの注入，例えば，
ＧａＡｓＭＥＳＦＥＴの場合Ｓｉイオンを注入して形成
していた。活性層の不純物濃度分布が一様であると仮定
した場合の相互コンダクタンスｇm は，近似的に， ｇm ＝２Ｋ（ＶGS−Ｖth） （１） と表すことができる。
【０００４】ＶGSはゲート−ソース間電圧，Ｖthはしき
い値電圧である。Ｋは，ＭＥＳＦＥＴの構造で決まるパ
ラメータであり， Ｋ＝（εμＷg ）／（２ａＬg ） ここで，ε ：誘電率 μ ：電子移動度 Ｗg ：ゲート幅 ａ ：活性層深さ Ｌg ：ゲート長 と表される。
い値電圧である。Ｋは，ＭＥＳＦＥＴの構造で決まるパ
ラメータであり， Ｋ＝（εμＷg ）／（２ａＬg ） ここで，ε ：誘電率 μ ：電子移動度 Ｗg ：ゲート幅 ａ ：活性層深さ Ｌg ：ゲート長 と表される。
【０００５】実際の活性層の不純物濃度分布は，イオン
注入のエネルギー，ドーズ量によって，ＬＳＳ（Lindha
rd,Schraff,Schiott) 分布に近くなっている。したがっ
て，実際のＭＥＳＦＥＴの相互コンダクタンスｇm は，
単純に（１）式によって表すことはできないが，ゲート
−ソース間電圧ＶGSが増加するほど相互コンダクタンス
ｇm が増加することになる。
注入のエネルギー，ドーズ量によって，ＬＳＳ（Lindha
rd,Schraff,Schiott) 分布に近くなっている。したがっ
て，実際のＭＥＳＦＥＴの相互コンダクタンスｇm は，
単純に（１）式によって表すことはできないが，ゲート
−ソース間電圧ＶGSが増加するほど相互コンダクタンス
ｇm が増加することになる。
【０００６】一方，ＧａＡｓＭＥＳＦＥＴを用いたＩＣ
では，論理用基本回路として，回路構成が簡単で高速，
低消費電力という特徴を持つＤＣＦＬ（Direct Coupled
FETLogic) が一般的となってきている。この回路は，
Ｅ−ＦＥＴ（エンハンスメント形）をスイッチング素子
とし，Ｄ−ＦＥＴ（ディプリーション形）を負荷素子と
する２種類の素子から構成される。回路の高速化のため
にはスイッチング素子であるＥ−ＦＥＴの高速性が必要
である。そのためには，相互コンダクタンスｇ m の増加
が不可欠であり，特に論理しきい値におけるＥ−ＦＥＴ
のバイアス状態（ＶGS＝０．４Ｖ近傍）での相互コンダ
クタンスｇm の値が動作速度に影響することになる。
では，論理用基本回路として，回路構成が簡単で高速，
低消費電力という特徴を持つＤＣＦＬ（Direct Coupled
FETLogic) が一般的となってきている。この回路は，
Ｅ−ＦＥＴ（エンハンスメント形）をスイッチング素子
とし，Ｄ−ＦＥＴ（ディプリーション形）を負荷素子と
する２種類の素子から構成される。回路の高速化のため
にはスイッチング素子であるＥ−ＦＥＴの高速性が必要
である。そのためには，相互コンダクタンスｇ m の増加
が不可欠であり，特に論理しきい値におけるＥ−ＦＥＴ
のバイアス状態（ＶGS＝０．４Ｖ近傍）での相互コンダ
クタンスｇm の値が動作速度に影響することになる。
【０００７】
【発明が解決しようとする課題】イオン注入方式で形成
した活性層を持つ従来のＦＥＴでは，相互コンダクタン
スｇm の値はゲートバイアスの増加と共に増加するが，
論理しきい値近傍における相互コンダクタンスｇm の増
加については，考慮されていなかった。したがって，従
来構造のＦＥＴではＤＣＦＬ回路の高速化には限界があ
る，という問題があった。
した活性層を持つ従来のＦＥＴでは，相互コンダクタン
スｇm の値はゲートバイアスの増加と共に増加するが，
論理しきい値近傍における相互コンダクタンスｇm の増
加については，考慮されていなかった。したがって，従
来構造のＦＥＴではＤＣＦＬ回路の高速化には限界があ
る，という問題があった。
【０００８】本発明は，この問題点を解決して，実際の
回路動作上の論理しきい値におけるバイアス状態下で相
互コンダクタンスｇm が増加するＦＥＴを提供すること
を目的とする。
回路動作上の論理しきい値におけるバイアス状態下で相
互コンダクタンスｇm が増加するＦＥＴを提供すること
を目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明に係る電界効果トランジスタは，次のよう
に構成する。
めに，本発明に係る電界効果トランジスタは，次のよう
に構成する。
【００１０】（１）ソース領域，ゲート電極下の活性
層，およびドレイン領域を備えた電界効果トランジスタ
において，前記活性層が，前記ソース領域側における不
純物濃度ピークの表面からの深さが前記ドレイン領域側
における不純物濃度ピークの表面からの深さより浅い不
純物プロファイルを有するように構成する。
層，およびドレイン領域を備えた電界効果トランジスタ
において，前記活性層が，前記ソース領域側における不
純物濃度ピークの表面からの深さが前記ドレイン領域側
における不純物濃度ピークの表面からの深さより浅い不
純物プロファイルを有するように構成する。
【００１１】（２）ソース領域，ゲート電極下の活性
層，およびドレイン領域を備えた電界効果トランジスタ
において，前記活性層が，前記ドレイン領域側における
不純物濃度ピークの表面からの深さが前記ソース領域側
における不純物濃度ピークの表面からの深さより浅い不
純物プロファイルを有するように構成する。
層，およびドレイン領域を備えた電界効果トランジスタ
において，前記活性層が，前記ドレイン領域側における
不純物濃度ピークの表面からの深さが前記ソース領域側
における不純物濃度ピークの表面からの深さより浅い不
純物プロファイルを有するように構成する。
【００１２】本発明に係る電界効果トランジスタの製造
方法は，次のように構成する。 （Ａ）ソース領域，ゲート電極下の活性層，およびドレ
イン領域を備えた電界効果トランジスタの製造方法であ
って，半導体基板上に活性層を形成すべき部分のうちソ
ース領域側またはドレイン領域側のいずれか一方のみ開
口した第１のマスクを形成し，不純物イオンを注入する
工程と，第１のマスクを除去した後，半導体基板の表面
に絶縁膜を形成する工程と，該絶縁膜上に活性層を形成
すべき部分のうちソース領域側またはドレイン領域側の
他方のみ開口した第２のマスクを形成し，不純物イオン
を注入する工程とを含み，前記活性層が，前記ソース領
域側と前記ドレイン領域側とで不純物濃度ピークの表面
からの深さが異なる不純物プロファイルを有するように
構成する。
方法は，次のように構成する。 （Ａ）ソース領域，ゲート電極下の活性層，およびドレ
イン領域を備えた電界効果トランジスタの製造方法であ
って，半導体基板上に活性層を形成すべき部分のうちソ
ース領域側またはドレイン領域側のいずれか一方のみ開
口した第１のマスクを形成し，不純物イオンを注入する
工程と，第１のマスクを除去した後，半導体基板の表面
に絶縁膜を形成する工程と，該絶縁膜上に活性層を形成
すべき部分のうちソース領域側またはドレイン領域側の
他方のみ開口した第２のマスクを形成し，不純物イオン
を注入する工程とを含み，前記活性層が，前記ソース領
域側と前記ドレイン領域側とで不純物濃度ピークの表面
からの深さが異なる不純物プロファイルを有するように
構成する。
【００１３】（Ｂ）ソース領域，ゲート電極下の活性
層，およびドレイン領域を備えた電界効果トランジスタ
の製造方法であって，半導体基板上に活性層を形成すべ
き部分のうちソース領域側のみを第１の絶縁膜で被覆し
た後，不純物のドープ量を制御しながらエピタキシャル
成長して，活性層のドレイン側部分およびドレイン領域
形成部分を形成する工程と，半導体基板上に活性層を形
成すべき部分のうちドレイン領域側のみを第２の絶縁膜
で被覆し，不純物のドープ量を制御しながらエピタキシ
ャル成長して，活性層のソース側部分およびソース領域
形成部分を形成する工程とを含み，前記活性層が，前記
ソース領域側における不純物濃度ピークの表面からの深
さと前記ドレイン領域側における不純物濃度ピークの表
面からの深さとが異なる不純物プロファイルを有するよ
うに構成する。
層，およびドレイン領域を備えた電界効果トランジスタ
の製造方法であって，半導体基板上に活性層を形成すべ
き部分のうちソース領域側のみを第１の絶縁膜で被覆し
た後，不純物のドープ量を制御しながらエピタキシャル
成長して，活性層のドレイン側部分およびドレイン領域
形成部分を形成する工程と，半導体基板上に活性層を形
成すべき部分のうちドレイン領域側のみを第２の絶縁膜
で被覆し，不純物のドープ量を制御しながらエピタキシ
ャル成長して，活性層のソース側部分およびソース領域
形成部分を形成する工程とを含み，前記活性層が，前記
ソース領域側における不純物濃度ピークの表面からの深
さと前記ドレイン領域側における不純物濃度ピークの表
面からの深さとが異なる不純物プロファイルを有するよ
うに構成する。
【００１４】
【作用】図１を用いて，本発明に係る電界効果トランジ
スタの原理を説明する。同図は，本発明に係る電界効果
トランジスタの構造（２）に相当する。すなわち，ソー
ス領域３，ゲート電極５下の活性層２，およびドレイン
領域４を備え，活性層２中に模式的に２つの曲線で示す
ように，活性層２は，ソース領域３側における不純物濃
度ピークの表面からの深さがドレイン領域４側における
不純物濃度ピークの表面からの深さより浅い不純物プロ
ファイルを持っている。
スタの原理を説明する。同図は，本発明に係る電界効果
トランジスタの構造（２）に相当する。すなわち，ソー
ス領域３，ゲート電極５下の活性層２，およびドレイン
領域４を備え，活性層２中に模式的に２つの曲線で示す
ように，活性層２は，ソース領域３側における不純物濃
度ピークの表面からの深さがドレイン領域４側における
不純物濃度ピークの表面からの深さより浅い不純物プロ
ファイルを持っている。
【００１５】活性層２中のソース領域３側の不純物濃度
プロファイルおよびドレイン領域４側の不純物濃度プロ
ファイルは，次のようにして形成する。活性層２のドレ
イン領域４側へは通常のエネルギーおよびドーズ量にて
不純物イオンを注入し，活性層２のソース領域３側へは
絶縁膜などを介して不純物イオンを注入する。その結
果，活性層２は，ソース領域３側における不純物濃度ピ
ークの表面からの深さは，ドレイン領域４側における不
純物濃度ピークの表面からの深さより浅くなる。このと
き，不純物濃度プロファイルは，活性層２中において，
ソース領域３側およびドレイン領域４側のピンチオフ電
圧が等しくなるように調整される。
プロファイルおよびドレイン領域４側の不純物濃度プロ
ファイルは，次のようにして形成する。活性層２のドレ
イン領域４側へは通常のエネルギーおよびドーズ量にて
不純物イオンを注入し，活性層２のソース領域３側へは
絶縁膜などを介して不純物イオンを注入する。その結
果，活性層２は，ソース領域３側における不純物濃度ピ
ークの表面からの深さは，ドレイン領域４側における不
純物濃度ピークの表面からの深さより浅くなる。このと
き，不純物濃度プロファイルは，活性層２中において，
ソース領域３側およびドレイン領域４側のピンチオフ電
圧が等しくなるように調整される。
【００１６】一般に，ＭＥＳＦＥＴでは，ソース領域を
接地し，ドレイン領域を正電位にバイアスすると活性層
中の空乏層は，ドレインバイアスによりドレイン領域側
が深く伸びた形となる。ソース領域側の空乏層の深さ
は，ゲートバイアスのみによって左右される。
接地し，ドレイン領域を正電位にバイアスすると活性層
中の空乏層は，ドレインバイアスによりドレイン領域側
が深く伸びた形となる。ソース領域側の空乏層の深さ
は，ゲートバイアスのみによって左右される。
【００１７】従来のＭＥＳＦＥＴでは，活性層中の不純
物濃度ピークが活性層のほぼ中間の深さにあるため，論
理しきい値であるゲートバイアス（０．４Ｖ）近傍でチ
ャネルの抵抗が余り変化しないので，相互コンダクタン
スｇm の値が伸びない。
物濃度ピークが活性層のほぼ中間の深さにあるため，論
理しきい値であるゲートバイアス（０．４Ｖ）近傍でチ
ャネルの抵抗が余り変化しないので，相互コンダクタン
スｇm の値が伸びない。
【００１８】本発明の構造では，活性層２中のソース領
域３側の不純物濃度ピークが活性層２の表面付近にある
ので，チャネル抵抗が低く，論理しきい値であるゲート
バイアス（０．４Ｖ）近傍でチャネル抵抗の変化が大き
くなるため，このバイアス下での相互コンダクタンスｇ
m が増加する。
域３側の不純物濃度ピークが活性層２の表面付近にある
ので，チャネル抵抗が低く，論理しきい値であるゲート
バイアス（０．４Ｖ）近傍でチャネル抵抗の変化が大き
くなるため，このバイアス下での相互コンダクタンスｇ
m が増加する。
【００１９】
【実施例】図１は，本発明の一実施例を示す図である。
同図において，１はＧａＡｓ基板，２は活性層，３はｎ
+ ソース領域，４はｎ+ ドレイン領域，５はゲート電
極，６はソース電極，７はドレイン電極である。
同図において，１はＧａＡｓ基板，２は活性層，３はｎ
+ ソース領域，４はｎ+ ドレイン領域，５はゲート電
極，６はソース電極，７はドレイン電極である。
【００２０】本実施例のＧａＡｓＭＥＳＦＥＴは，ｎ+
ソース領域３，ゲート電極５下の活性層２，およびｎ+
ドレイン領域４を備え，活性層２中に模式的に２つの曲
線で示すように，活性層２は，ソース領域３側における
不純物濃度ピークの表面からの深さがドレイン領域４側
における不純物濃度ピークの表面からの深さより浅い不
純物プロファイルを持っている。
ソース領域３，ゲート電極５下の活性層２，およびｎ+
ドレイン領域４を備え，活性層２中に模式的に２つの曲
線で示すように，活性層２は，ソース領域３側における
不純物濃度ピークの表面からの深さがドレイン領域４側
における不純物濃度ピークの表面からの深さより浅い不
純物プロファイルを持っている。
【００２１】本実施例のＧａＡｓＭＥＳＦＥＴ構造で
は，活性層２中のｎ+ ソース領域３側の不純物濃度ピー
クが活性層２の表面付近にあるので，チャネル抵抗が低
く，論理しきい値であるゲートバイアス（０．４Ｖ）近
傍でチャネル抵抗の変化が大きくなるため，このバイア
ス下での相互コンダクタンスｇm が増加する。
は，活性層２中のｎ+ ソース領域３側の不純物濃度ピー
クが活性層２の表面付近にあるので，チャネル抵抗が低
く，論理しきい値であるゲートバイアス（０．４Ｖ）近
傍でチャネル抵抗の変化が大きくなるため，このバイア
ス下での相互コンダクタンスｇm が増加する。
【００２２】図６に，相互コンダクタンスのゲートバイ
アス依存特性の一例を示す。同図から，従来のＧａＡｓ
ＭＥＳＦＥＴの相互コンダクタンスｇm 値に比べて，本
発明のＧａＡｓＭＥＳＦＥＴの相互コンダクタンスｇm
値は，論理しきい値であるゲートバイアス（０．４Ｖ）
近傍で増加していることがわかる。
アス依存特性の一例を示す。同図から，従来のＧａＡｓ
ＭＥＳＦＥＴの相互コンダクタンスｇm 値に比べて，本
発明のＧａＡｓＭＥＳＦＥＴの相互コンダクタンスｇm
値は，論理しきい値であるゲートバイアス（０．４Ｖ）
近傍で増加していることがわかる。
【００２３】次に，図１に示すＧａＡｓＭＥＳＦＥＴの
製造方法を工程順に説明する。 ［工程１，図２］ＧａＡｓ基板１１上に第１フォトレジ
スト１２を塗布した後，フォトリソグラフィ技術により
ドレイン側活性層およびドレイン領域形成部分のみ開口
した。
製造方法を工程順に説明する。 ［工程１，図２］ＧａＡｓ基板１１上に第１フォトレジ
スト１２を塗布した後，フォトリソグラフィ技術により
ドレイン側活性層およびドレイン領域形成部分のみ開口
した。
【００２４】第１フォトレジスト１２をマスクとして，
Ｓｉイオンを加速エネルギー３０ｋｅＶ，ドーズ量２．
０×１０12ｃｍ-2で注入し，ｎドレイン側活性層１３を
形成した。
Ｓｉイオンを加速エネルギー３０ｋｅＶ，ドーズ量２．
０×１０12ｃｍ-2で注入し，ｎドレイン側活性層１３を
形成した。
【００２５】［工程２，図２，図３］第１フォトレジス
ト１２を剥離した後，全面にＣＶＤ法にて厚さ３００Å
のＳｉＮ膜１４を堆積した。
ト１２を剥離した後，全面にＣＶＤ法にて厚さ３００Å
のＳｉＮ膜１４を堆積した。
【００２６】［工程３，図４］全面に第２フォトレジス
ト１５を塗布した後，フォトリソグラフィ技術によりソ
ース側活性層およびソース領域形成部分のみ開口した。
ト１５を塗布した後，フォトリソグラフィ技術によりソ
ース側活性層およびソース領域形成部分のみ開口した。
【００２７】第２フォトレジスト１５をマスクとして，
Ｓｉイオンを加速エネルギー４０ｋｅＶ，ドーズ量３．
５×１０12ｃｍ-2で注入し，ｎソース側活性層１６を形
成した。加速エネルギーおよびドーズ量は，本工程のイ
オン注入がＳｉＮ膜１４を透過するスルー注入であるた
め，注入Ｓｉイオンのピーク濃度は表面近くになるよう
にし，ｎソース側活性層１６のピンチオフ電圧が工程１
（図２）のベア注入で形成したｎドレイン側活性層１３
のピンチオフ電圧と同じになるように，設定した。
Ｓｉイオンを加速エネルギー４０ｋｅＶ，ドーズ量３．
５×１０12ｃｍ-2で注入し，ｎソース側活性層１６を形
成した。加速エネルギーおよびドーズ量は，本工程のイ
オン注入がＳｉＮ膜１４を透過するスルー注入であるた
め，注入Ｓｉイオンのピーク濃度は表面近くになるよう
にし，ｎソース側活性層１６のピンチオフ電圧が工程１
（図２）のベア注入で形成したｎドレイン側活性層１３
のピンチオフ電圧と同じになるように，設定した。
【００２８】［工程４，図４，図５］第２フォトレジス
ト１５を剥離した後，ＳｉＮ膜１４を除去した。ｎドレ
イン側活性層１３およびｎソース側活性層１６に均等に
跨がるようにゲート電極１７を形成した。
ト１５を剥離した後，ＳｉＮ膜１４を除去した。ｎドレ
イン側活性層１３およびｎソース側活性層１６に均等に
跨がるようにゲート電極１７を形成した。
【００２９】［工程５，図１］ゲート電極５をマスクと
してイオン注入により，ｎ+ ソース領域３およびｎ+ ド
レイン領域４を形成した。
してイオン注入により，ｎ+ ソース領域３およびｎ+ ド
レイン領域４を形成した。
【００３０】ソース電極６およびドレイン電極７を形成
した。以上の各工程を経て図１に示すＧａＡｓＭＥＳＦ
ＥＴを作製した。比較のために，Ｓｉイオンを加速エネ
ルギー３０ｋｅＶ，ドーズ量２．０×１０12ｃｍ-2で注
入して活性層を形成した従来構造のＧａＡｓＭＥＳＦＥ
Ｔを作製した。
した。以上の各工程を経て図１に示すＧａＡｓＭＥＳＦ
ＥＴを作製した。比較のために，Ｓｉイオンを加速エネ
ルギー３０ｋｅＶ，ドーズ量２．０×１０12ｃｍ-2で注
入して活性層を形成した従来構造のＧａＡｓＭＥＳＦＥ
Ｔを作製した。
【００３１】本実施例のＧａＡｓＭＥＳＦＥＴおよび従
来構造のＧａＡｓＭＥＳＦＥＴの相互コンダクタンスの
ゲートバイアス依存特性を図６に示す。同図から，本発
明構造ＧａＡｓＭＥＳＦＥＴの相互コンダクタンスｇm
は，従来構造ＧａＡｓＭＥＳＦＥＴの相互コンダクタン
スｇm に比べて，論理しきい値であるゲートバイアスＶ
GS＝０．４Ｖ近傍において増加しているのがわかる。
来構造のＧａＡｓＭＥＳＦＥＴの相互コンダクタンスの
ゲートバイアス依存特性を図６に示す。同図から，本発
明構造ＧａＡｓＭＥＳＦＥＴの相互コンダクタンスｇm
は，従来構造ＧａＡｓＭＥＳＦＥＴの相互コンダクタン
スｇm に比べて，論理しきい値であるゲートバイアスＶ
GS＝０．４Ｖ近傍において増加しているのがわかる。
【００３２】また，ＤＣＦＬのリング発振器の評価で
は，従来構造ＧａＡｓＭＥＳＦＥＴの３０ｐｓｅｃに対
して，本発明構造ＧａＡｓＭＥＳＦＥＴは，２割減の２
４ｐｓｅｃの動作速度が得られた。
は，従来構造ＧａＡｓＭＥＳＦＥＴの３０ｐｓｅｃに対
して，本発明構造ＧａＡｓＭＥＳＦＥＴは，２割減の２
４ｐｓｅｃの動作速度が得られた。
【００３３】上述の実施例では，イオン注入によりゲー
ト電極下の活性層をソース領域側とドレイン領域側とで
不純物濃度プロファイルが異なるように形成した例を示
したが，ＡＬＥ（Atomic Layer Epitaxy) 法を用い，ソ
ース領域側活性層およびドレイン領域側活性層を別々に
選択成長させて形成してもよい。
ト電極下の活性層をソース領域側とドレイン領域側とで
不純物濃度プロファイルが異なるように形成した例を示
したが，ＡＬＥ（Atomic Layer Epitaxy) 法を用い，ソ
ース領域側活性層およびドレイン領域側活性層を別々に
選択成長させて形成してもよい。
【００３４】また，本発明は，ＭＥＳＦＥＴの他に，Ｍ
ＩＳＦＥＴ（Metal Insulator Semiconductor FET)やＨ
ＥＭＴ（High Electron Mobility Transistor)などに適
用することができる。
ＩＳＦＥＴ（Metal Insulator Semiconductor FET)やＨ
ＥＭＴ（High Electron Mobility Transistor)などに適
用することができる。
【００３５】
【発明の効果】本発明によれば，基本論理回路の論理し
きい値近傍におけるＦＥＴの相互コンダクタンスｇm を
増加させることができるので，回路のより高速化を達成
できる。
きい値近傍におけるＦＥＴの相互コンダクタンスｇm を
増加させることができるので，回路のより高速化を達成
できる。
【図１】本発明の一実施例を示す図である。
【図２】本発明の製造方法の一工程を示す図である。
【図３】本発明の製造方法の一工程を示す図である。
【図４】本発明の製造方法の一工程を示す図である。
【図５】本発明の製造方法の一工程を示す図である。
【図６】相互コンダクタンスのゲートバイアス依存特性
を示す図である。
を示す図である。
１ ＧａＡｓ基板
２ 活性層
３ ｎ+ ソース領域
４ ｎ+ ドレイン領域
５ ゲート電極
６ ソース電極
７ ドレイン電極
Claims (4)
- 【請求項１】 ソース領域，ゲート電極下の活性層，お
よびドレイン領域を備えた電界効果トランジスタにおい
て， 前記活性層が，前記ソース領域側における不純物濃度ピ
ークの表面からの深さが前記ドレイン領域側における不
純物濃度ピークの表面からの深さより浅い不純物プロフ
ァイルを有することを特徴とする電界効果トランジス
タ。 - 【請求項２】 ソース領域，ゲート電極下の活性層，お
よびドレイン領域を備えた電界効果トランジスタにおい
て， 前記活性層が，前記ドレイン領域側における不純物濃度
ピークの表面からの深さが前記ソース領域側における不
純物濃度ピークの表面からの深さより浅い不純物プロフ
ァイルを有することを特徴とする電界効果トランジス
タ。 - 【請求項３】 ソース領域，ゲート電極下の活性層，お
よびドレイン領域を備えた電界効果トランジスタの製造
方法であって， 半導体基板上に活性層を形成すべき部分のうちソース領
域側またはドレイン領域側のいずれか一方のみ開口した
第１のマスクを形成し，不純物イオンを注入する工程
と， 第１のマスクを除去した後，半導体基板の表面に絶縁膜
を形成する工程と， 該絶縁膜上に活性層を形成すべき部分のうちソース領域
側またはドレイン領域側の他方のみ開口した第２のマス
クを形成し，不純物イオンを注入する工程とを含み，前
記活性層が，前記ソース領域側と前記ドレイン領域側と
で不純物濃度ピークの表面からの深さが異なる不純物プ
ロファイルを有するようにすることを特徴とする電界効
果トランジスタの製造方法。 - 【請求項４】 ソース領域，ゲート電極下の活性層，お
よびドレイン領域を備えた電界効果トランジスタの製造
方法であって， 半導体基板上に活性層を形成すべき部分のうちソース領
域側のみを第１の絶縁膜で被覆した後，不純物のドープ
量を制御しながらエピタキシャル成長して，活性層のド
レイン側部分およびドレイン領域形成部分を形成する工
程と， 半導体基板上に活性層を形成すべき部分のうちドレイン
領域側のみを第２の絶縁膜で被覆し，不純物のドープ量
を制御しながらエピタキシャル成長して，活性層のソー
ス側部分およびソース領域形成部分を形成する工程とを
含み，前記活性層が，前記ソース領域側における不純物
濃度ピークの表面からの深さと前記ドレイン領域側にお
ける不純物濃度ピークの表面からの深さとが異なる不純
物プロファイルを有するようにすることを特徴とする電
界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18141591A JPH0529348A (ja) | 1991-07-23 | 1991-07-23 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18141591A JPH0529348A (ja) | 1991-07-23 | 1991-07-23 | 電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529348A true JPH0529348A (ja) | 1993-02-05 |
Family
ID=16100370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18141591A Withdrawn JPH0529348A (ja) | 1991-07-23 | 1991-07-23 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529348A (ja) |
-
1991
- 1991-07-23 JP JP18141591A patent/JPH0529348A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |