JPH0147904B2 - - Google Patents
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- JPH0147904B2 JPH0147904B2 JP56016615A JP1661581A JPH0147904B2 JP H0147904 B2 JPH0147904 B2 JP H0147904B2 JP 56016615 A JP56016615 A JP 56016615A JP 1661581 A JP1661581 A JP 1661581A JP H0147904 B2 JPH0147904 B2 JP H0147904B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- drain
- region
- source
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、正抵抗特性と負性抵抗特性とを兼有
する新規な電界効果トランジスタ（以下、FET）
に関するものである。
する新規な電界効果トランジスタ（以下、FET）
に関するものである。
第１図は、従来のSOS（Silicone On
Sapphire.）構造FETを示す断面図であり、サフ
アイアを用いた絶縁性の基板１上へ低不純物濃度
のＮ型半導体層２を形成し、これの内部かつ延長
方向へ互に離間して高不純物濃度のN+型半導体
領域をソース領域３およびドレイン領域４として
設けたうえ、これらの表面へ絶縁膜５を形成し、
半導体層２におけるソース領域３とドレイン領域
５との間のチヤネル層２ａと対向する絶縁膜５の
直上へ、導電性のゲート電極６を形成すると共
に、ソースおよびドレイン領域３，４と接して導
電性のソース電極７およびドレイン電極８を形成
している。
Sapphire.）構造FETを示す断面図であり、サフ
アイアを用いた絶縁性の基板１上へ低不純物濃度
のＮ型半導体層２を形成し、これの内部かつ延長
方向へ互に離間して高不純物濃度のN+型半導体
領域をソース領域３およびドレイン領域４として
設けたうえ、これらの表面へ絶縁膜５を形成し、
半導体層２におけるソース領域３とドレイン領域
５との間のチヤネル層２ａと対向する絶縁膜５の
直上へ、導電性のゲート電極６を形成すると共
に、ソースおよびドレイン領域３，４と接して導
電性のソース電極７およびドレイン電極８を形成
している。
たゞし、サフアイアの基板１上へSi材の半導体
層２を形成する際、サフアイアSiとの格子定数が
完全に一致しないため、両者間の界面に高密度の
結晶欠陥が生ずることにより、界面近傍のキヤリ
ア移動度が低下すると共に、サフアイア上へSi結
晶を成長させるときに、サフアイアからSi側へ多
量のAlが拡散する。
層２を形成する際、サフアイアSiとの格子定数が
完全に一致しないため、両者間の界面に高密度の
結晶欠陥が生ずることにより、界面近傍のキヤリ
ア移動度が低下すると共に、サフアイア上へSi結
晶を成長させるときに、サフアイアからSi側へ多
量のAlが拡散する。
このため、SOS構造では、半導体層２の厚さtc
が通常0.4μm以上となつており、厚さtcが半導体
層２に固有なデバイ長の３倍以上となつているた
め、第２図に示すキヤリヤの分布状況となる。
が通常0.4μm以上となつており、厚さtcが半導体
層２に固有なデバイ長の３倍以上となつているた
め、第２図に示すキヤリヤの分布状況となる。
なお、外因性デバイ長LDEは次式によつて一般
的に示される。
的に示される。
たゞし、εs：半導体層２の誘電率
ｋ：ボルツマン定数
Ｔ：絶対温度
ｑ：電荷単位
ND：半導体層２のキヤリア濃度
第２図ａは、第１図の各要部を模形的に示す
図、同図ｂはａにおける各点間のキヤリア分布状
況を示す分布図であり、ドレイン電圧VDSをゲー
ト電圧VGSよりも高くした場合は、により電子
が主体になるキヤリアの流れがａのとおりにな
り、これの分布はｂに示すとおり、A1点におい
て分布濃度ｎが最大となつたうえ、A2，B1，B2
点へかけて低下し、B1，B2点間のピンチオフ点
ＰとD1，D2点との間は、ほゞ一様な分布濃度ｎ
となる。
図、同図ｂはａにおける各点間のキヤリア分布状
況を示す分布図であり、ドレイン電圧VDSをゲー
ト電圧VGSよりも高くした場合は、により電子
が主体になるキヤリアの流れがａのとおりにな
り、これの分布はｂに示すとおり、A1点におい
て分布濃度ｎが最大となつたうえ、A2，B1，B2
点へかけて低下し、B1，B2点間のピンチオフ点
ＰとD1，D2点との間は、ほゞ一様な分布濃度ｎ
となる。
このため、ソース領域３とピンチオフ点Ｐとの
間の第１領域E1では、チヤネル層２ａと絶縁膜
５との境界面からほゞ外因性デバイ長LDEの範囲
に、ゲート電圧VGSによつて誘起されたキヤリア
が高濃度に存在する一方、ピンチオフ点Ｐとドレ
イン領域４との間の第２領域E2では、この部分
の半導体層２の電位がゲート電圧VGSよりも高
く、かつ、tc≫LDEであることにより、チヤネル
層２ａからドレイン領域４へ向う強い電界によつ
てキヤリアが拡散し、ほゞ一様な低濃度に分布す
る。
間の第１領域E1では、チヤネル層２ａと絶縁膜
５との境界面からほゞ外因性デバイ長LDEの範囲
に、ゲート電圧VGSによつて誘起されたキヤリア
が高濃度に存在する一方、ピンチオフ点Ｐとドレ
イン領域４との間の第２領域E2では、この部分
の半導体層２の電位がゲート電圧VGSよりも高
く、かつ、tc≫LDEであることにより、チヤネル
層２ａからドレイン領域４へ向う強い電界によつ
てキヤリアが拡散し、ほゞ一様な低濃度に分布す
る。
また、キヤリア濃度は、ソース領域３側端とド
レイン領域４側端とを除けば、ソース領域３から
ドレイン領域４へかけてほゞ一様に減少してお
り、かゝる分布状況下では、ソース領域３からド
レイン領域４へ向つて、ドリフトによる電子流と
拡散による電子流とが同方向へ流れると共に第１
領域E1よりも第２領域E2が十分な高抵抗値を呈
するため、ドレイン電流IDSが飽和する。
レイン領域４側端とを除けば、ソース領域３から
ドレイン領域４へかけてほゞ一様に減少してお
り、かゝる分布状況下では、ソース領域３からド
レイン領域４へ向つて、ドリフトによる電子流と
拡散による電子流とが同方向へ流れると共に第１
領域E1よりも第２領域E2が十分な高抵抗値を呈
するため、ドレイン電流IDSが飽和する。
このため、ゲート電圧VGSをパラメータとした
ドレイン電圧VDS・ドレイン電流IDS特性は、第３
図に示すものとなり、ドレイン電圧VDSに応じて
ドレイン電流IDSが増加のうえ、点線により示す
VDS＝VGSを境界として飽和するものとなるが、
ドレイン電流IDSが減少へ転ずることはなく、次
式により示されるコンダクタンスgDが常に正の値
のみを呈するものとなる。
ドレイン電圧VDS・ドレイン電流IDS特性は、第３
図に示すものとなり、ドレイン電圧VDSに応じて
ドレイン電流IDSが増加のうえ、点線により示す
VDS＝VGSを境界として飽和するものとなるが、
ドレイン電流IDSが減少へ転ずることはなく、次
式により示されるコンダクタンスgDが常に正の値
のみを呈するものとなる。
gD＝dIDS／dVDS ……(2)
したがつて、従来のFETにおいては、ドレイ
ン・ソース間抵抗として正のものは得られても負
性抵抗を得ることができず、負性抵抗発振回路等
へ適用することのできない欠点を生ずる。
ン・ソース間抵抗として正のものは得られても負
性抵抗を得ることができず、負性抵抗発振回路等
へ適用することのできない欠点を生ずる。
本発明は、従来のかゝる欠点を根本的に解決す
る目的を有し、導電性の基板上へ絶縁層を形成の
うえ、この絶縁層上へ半導体層を形成すると共
に、半導体層の厚さを半導体層に個有な外因性デ
バイ長の３倍以下とすることにより、ゲート電圧
に応じて負性抵抗も得られるものとした極めて効
果的、かつ、軌新な、FETを提供するものであ
る。
る目的を有し、導電性の基板上へ絶縁層を形成の
うえ、この絶縁層上へ半導体層を形成すると共
に、半導体層の厚さを半導体層に個有な外因性デ
バイ長の３倍以下とすることにより、ゲート電圧
に応じて負性抵抗も得られるものとした極めて効
果的、かつ、軌新な、FETを提供するものであ
る。
以下、実施例を示す第４図以降により本発明の
詳細を説明する。
詳細を説明する。
第４図は断面図を示し、Si材を用いた導電性の
基板９上へSiO2等の絶縁層１０を形成し、この
絶縁層１０上へSiを基材とした低不純物濃度のＮ
型半導体層２を、その厚さtcが半導体層２に個有
な外因性デバイ長LDEの３倍以下になるものとし
て形成のうえ、この半導体層２中に、その延長方
向へ互に離間して高不純物濃度のN+型の半導体
領域によるソース領域３およびドレイン領域４を
設け、このソース領域３とドレイン領域４との間
の半導体層２によるチヤネル層２ａ上および各部
の表面へ、SiO2等の絶縁膜５を形成してから、
絶縁膜５のチヤネル層２ａと対向する部位の直上
へ、Al等による導電性のゲート電極６を形成す
ると共に、絶縁膜５の穿孔を介し、ソースおよび
ドレイン領域３，４と接する導電性のソース電極
７およびドレイン電極８を、Al等により形成し
ている。
基板９上へSiO2等の絶縁層１０を形成し、この
絶縁層１０上へSiを基材とした低不純物濃度のＮ
型半導体層２を、その厚さtcが半導体層２に個有
な外因性デバイ長LDEの３倍以下になるものとし
て形成のうえ、この半導体層２中に、その延長方
向へ互に離間して高不純物濃度のN+型の半導体
領域によるソース領域３およびドレイン領域４を
設け、このソース領域３とドレイン領域４との間
の半導体層２によるチヤネル層２ａ上および各部
の表面へ、SiO2等の絶縁膜５を形成してから、
絶縁膜５のチヤネル層２ａと対向する部位の直上
へ、Al等による導電性のゲート電極６を形成す
ると共に、絶縁膜５の穿孔を介し、ソースおよび
ドレイン領域３，４と接する導電性のソース電極
７およびドレイン電極８を、Al等により形成し
ている。
第５図ａは、第４図の要部を模形的に示す図、
同図ｂは、ａにおけるチヤネル層２ａ内のキヤリ
ア分布状況を示す図であり、正のドレイン電圧
VDSおよび、フラツト・バンド電圧よりも高い正
のゲート電圧VGSを印加のうえ、基板１とソース
領域３との間の電圧VBSがVDS＞VBSとの関係のと
き、本発明に特有の効果を呈するため、両者間を
短絡しており、この例ではVBS＝0Vに設定してい
る。
同図ｂは、ａにおけるチヤネル層２ａ内のキヤリ
ア分布状況を示す図であり、正のドレイン電圧
VDSおよび、フラツト・バンド電圧よりも高い正
のゲート電圧VGSを印加のうえ、基板１とソース
領域３との間の電圧VBSがVDS＞VBSとの関係のと
き、本発明に特有の効果を呈するため、両者間を
短絡しており、この例ではVBS＝0Vに設定してい
る。
この場合のキヤリア分布状況は、tc≦３・LDE
のため、第１領域E1のチヤネル層２ａが高濃度
の電子により満たされているのみならず、第２領
域E2においても、高濃度の電子により満たされ
ており、第２領域E2では、ドレイン領域４側端
へ接近するのに伴ない、チヤネル層２ａの電位が
ゲート電圧VGSよりも次第に高くなることによ
り、チヤネル層２ａからゲート電極６へ向う電界
も次第に上昇し、これに応じてｂに示すとおり、
チヤネル層２ａの中央部への電子集中が生ずると
共に、集中度がドレイン領域４側へ接近するのに
伴なつて著しくなり、キヤリアの分布濃度ｎのピ
ーク値が第２図と異なり、ピンチオフ点Ｐからド
レイン領域４へ向つて急激に増加する。
のため、第１領域E1のチヤネル層２ａが高濃度
の電子により満たされているのみならず、第２領
域E2においても、高濃度の電子により満たされ
ており、第２領域E2では、ドレイン領域４側端
へ接近するのに伴ない、チヤネル層２ａの電位が
ゲート電圧VGSよりも次第に高くなることによ
り、チヤネル層２ａからゲート電極６へ向う電界
も次第に上昇し、これに応じてｂに示すとおり、
チヤネル層２ａの中央部への電子集中が生ずると
共に、集中度がドレイン領域４側へ接近するのに
伴なつて著しくなり、キヤリアの分布濃度ｎのピ
ーク値が第２図と異なり、ピンチオフ点Ｐからド
レイン領域４へ向つて急激に増加する。
このため、ソース領域３からドレイン領域４へ
のドリフトによる第１電子流と、第１領域E1に
おけるソース領域３からピンチオフ点Ｐへ向う拡
散による第２電子流とに加え、第２領域F2にお
いてドレイン領域４からピンチオフ点Ｐへ向う拡
散による第３電子流が発生し、第１および第２電
子流がドレイン電流IDSの主成分となり、VDS＞
VGS，VDS＞VBSの条件下において飽和するが、第
３電子流はこれらと逆方向かつ非飽和性であり、
ドレイン電流IDSを減少させるものとなる。
のドリフトによる第１電子流と、第１領域E1に
おけるソース領域３からピンチオフ点Ｐへ向う拡
散による第２電子流とに加え、第２領域F2にお
いてドレイン領域４からピンチオフ点Ｐへ向う拡
散による第３電子流が発生し、第１および第２電
子流がドレイン電流IDSの主成分となり、VDS＞
VGS，VDS＞VBSの条件下において飽和するが、第
３電子流はこれらと逆方向かつ非飽和性であり、
ドレイン電流IDSを減少させるものとなる。
したがつて、第３図と同様にドレイン電圧
VDS・ドレイン電流IDS特性を第６図に示すとお
り、点線により示すVDS＝VGSよりVDSが高いVDS
＞VGSの条件では、ゲート電圧VGSの増加に応じ
てドレイン電流IDSが減少の傾向を示し、(2)式に
よつて示されるコンダクタンスgDが負極性とな
り、ドレイン・ソース間抵抗が負性抵抗を呈する
ものとなる。
VDS・ドレイン電流IDS特性を第６図に示すとお
り、点線により示すVDS＝VGSよりVDSが高いVDS
＞VGSの条件では、ゲート電圧VGSの増加に応じ
てドレイン電流IDSが減少の傾向を示し、(2)式に
よつて示されるコンダクタンスgDが負極性とな
り、ドレイン・ソース間抵抗が負性抵抗を呈する
ものとなる。
すなわち、ゲート電圧VGSが高いほど、第１領
域E1の電子密度が増加するため、第２領域E2の
電子密度も増加し、コンダクタンスgDの負の方向
へ増加するのに対し、ゲート電圧VGSが低下すれ
ば、第３電子流によるドレイン電流IDSの減少分
よりも、ドレイン電圧VDSの上昇に応じてピンチ
オフ点Ｐがソース領域４側へ移動することによつ
て生ずるドレイン電流IDSの増加分が大となり、
正のコンダクタンス特性を呈することにより、ゲ
ート電圧VGSの設定によつて正または負のコンダ
クタンスgDが自在に得られる。
域E1の電子密度が増加するため、第２領域E2の
電子密度も増加し、コンダクタンスgDの負の方向
へ増加するのに対し、ゲート電圧VGSが低下すれ
ば、第３電子流によるドレイン電流IDSの減少分
よりも、ドレイン電圧VDSの上昇に応じてピンチ
オフ点Ｐがソース領域４側へ移動することによつ
て生ずるドレイン電流IDSの増加分が大となり、
正のコンダクタンス特性を呈することにより、ゲ
ート電圧VGSの設定によつて正または負のコンダ
クタンスgDが自在に得られる。
なお、上述の効果が得られる理論的根拠はつぎ
のとおりである。
のとおりである。
まず、第６図の特性を得るためには、能動領域
としてのチヤネル層２ａに電子が過剰な状態とし
て蓄積されることが必要となる。
としてのチヤネル層２ａに電子が過剰な状態とし
て蓄積されることが必要となる。
すなわち、チヤネル層２ａと絶縁膜５との界面
におけるフラツト・バンド電圧VFBよりも、高い
ゲート電圧VGSを印加したとき、チヤネル層２ａ
内の多数キヤリアである電子の濃度ｎ（Ｚ）が、 ｎ（Ｚ）＞ND ……(11) たゞし、０Ｚtc とならなければならない。
におけるフラツト・バンド電圧VFBよりも、高い
ゲート電圧VGSを印加したとき、チヤネル層２ａ
内の多数キヤリアである電子の濃度ｎ（Ｚ）が、 ｎ（Ｚ）＞ND ……(11) たゞし、０Ｚtc とならなければならない。
また、VGS＞VBFのときの、チヤネル層２ａに
おけるキヤリア分布の深さｄを近似的に求めれ
ば、モデルとして第７図に示す結果が得られる。
おけるキヤリア分布の深さｄを近似的に求めれ
ば、モデルとして第７図に示す結果が得られる。
こゝで、Ｚ＝０は、第５図ａにおけるチヤネル
層２ａと絶縁膜５との界面であり、ｎ（Ｚ）は、
つぎに示すPoisson方程式から近似的に導出する
ことができる。
層２ａと絶縁膜５との界面であり、ｎ（Ｚ）は、
つぎに示すPoisson方程式から近似的に導出する
ことができる。
d2φ／dZ2＝qn（Ｚ）／εs ……(12)
たゞし、
φ：半導体におけるフエルミ準位からのポテン
シヤル、 また、ｎ（Ｚ）は次式により示される。
シヤル、 また、ｎ（Ｚ）は次式により示される。
ｎ（Ｚ）ND・exp｛（qφ）／（kT）｝……(13)
(12)，(13)式を連立のうえ、つぎの境界条件を置
いてｎ（Ｚ）を求めれば、 たゞし、 φs：Ｚ＝０すなわち、チヤネル層２ａと絶縁膜
５との界面における表面ポテンシヤル、 ｎ（Ｚ）は次式により示すものとなる。
いてｎ（Ｚ）を求めれば、 たゞし、 φs：Ｚ＝０すなわち、チヤネル層２ａと絶縁膜
５との界面における表面ポテンシヤル、 ｎ（Ｚ）は次式により示すものとなる。
ｎ（Ｚ）＝ND｛tao 2（Ｚ／LDE−Ｃ）＋１｝ ……(15)
Ｃ＝tao -1√｛（s）（）−１｝……(1
6) こゝで、通常は容易に、 φs≫（kT）／ｑ、（φs≒0.026V） とすることができるため、Ｃ≒π／２となり、ｎ
(d)＝NDの条件を用いれば、ｄは次式により与え
られる。
6) こゝで、通常は容易に、 φs≫（kT）／ｑ、（φs≒0.026V） とすることができるため、Ｃ≒π／２となり、ｎ
(d)＝NDの条件を用いれば、ｄは次式により与え
られる。
ｄ＝π／２LDE≒1.57LDE ……(17)
したがつて、チヤネル層２ａと絶縁層１０との
界面も考離すれば、tc＜3LDEのとき、チヤネル層
２ａのキヤリア分布はｎ（Ｚ）＞NDとなり、所定
の条件が充足される。
界面も考離すれば、tc＜3LDEのとき、チヤネル層
２ａのキヤリア分布はｎ（Ｚ）＞NDとなり、所定
の条件が充足される。
また、第４図のものを製するには、Si材の基板
９を200℃以上の所定温度に保持のうえ、原子濃
度が6.75×1022cm-3以上となる様、02をイオン注
入法により打込み、その後に熱処理を行ない、基
板１の表面側内層部へSiO2の絶縁層１０を埋設
形成し、表面のSi材を核として成長させたものを
半導体層２とすればよく、ソースおよびドレイン
領域３，４の形成は、イオン注入法によりＰ、
As等を打込み、高不純物濃度の領域とすればよ
い。
９を200℃以上の所定温度に保持のうえ、原子濃
度が6.75×1022cm-3以上となる様、02をイオン注
入法により打込み、その後に熱処理を行ない、基
板１の表面側内層部へSiO2の絶縁層１０を埋設
形成し、表面のSi材を核として成長させたものを
半導体層２とすればよく、ソースおよびドレイン
領域３，４の形成は、イオン注入法によりＰ、
As等を打込み、高不純物濃度の領域とすればよ
い。
なお、その後の工程は、SOS構造のFETと同
様に行なえばよく、容易に第４図のFETを製す
ることができる。
様に行なえばよく、容易に第４図のFETを製す
ることができる。
このほか、つぎの諸元により上述のFETをＮ
型チヤネルとして試作の結果、VGS≦6Vにおいて
正のコンダクタンス特性、VSG≧ｑにおいて負の
コンダクタンス特性が得られ、VSG＝16Vのとき
コンダクタンスgD＝−100μsを示した。
型チヤネルとして試作の結果、VGS≦6Vにおいて
正のコンダクタンス特性、VSG≧ｑにおいて負の
コンダクタンス特性が得られ、VSG＝16Vのとき
コンダクタンスgD＝−100μsを示した。
tc＝0.1μm ND＝１×10-15cm-3
LDE＝0.188μm
チヤネル長＝5μm チヤネル幅＝35μm
したがつて、負性抵抗増幅器、負性抵抗発振
器、記憶回路等が本発明のFETにより容易に構
成できると共に、ゲート電圧VGSの設定状況に応
じ、通常のFETとしても使用できるため、アナ
ログまたはデイジタル集積回路を始めるとする各
種の電子回路に対し、本発明のFETを広汎に適
用することができる。
器、記憶回路等が本発明のFETにより容易に構
成できると共に、ゲート電圧VGSの設定状況に応
じ、通常のFETとしても使用できるため、アナ
ログまたはデイジタル集積回路を始めるとする各
種の電子回路に対し、本発明のFETを広汎に適
用することができる。
なお、基板９が絶縁層１０に介してチヤネル層
２ａと対向しており、本質的にゲート電極６と同
様の機能を有するため、ゲート電圧VGSのほか基
板電圧VBSも別個に変化させれば、二重制御電極
FETとなり、変調器、混合器等としての使用も
可能になる。
２ａと対向しており、本質的にゲート電極６と同
様の機能を有するため、ゲート電圧VGSのほか基
板電圧VBSも別個に変化させれば、二重制御電極
FETとなり、変調器、混合器等としての使用も
可能になる。
たゞし、チヤネル層２ａの厚さtcの外因性デバ
イ長LDE以下とすれば、ゲート電圧VGSの低い範囲
において負性抵抗特性が得られるため好適であ
り、半導体層２の断面積をソース領域３からドレ
イン領域４へかけて次第に減少させれば、第５図
に示すキヤリア分布状況上、本発明に特有の効果
が助長される。
イ長LDE以下とすれば、ゲート電圧VGSの低い範囲
において負性抵抗特性が得られるため好適であ
り、半導体層２の断面積をソース領域３からドレ
イン領域４へかけて次第に減少させれば、第５図
に示すキヤリア分布状況上、本発明に特有の効果
が助長される。
また、基板９としては、Si材のほかGe材等の
単一材、またはGaAs等の化合物材を用いてもよ
く、これに応じて絶縁層１０、絶縁膜５および半
導体層２の材質を選定のうえ、半導体層２の材質
にしたがつて、ソースおよびドレイン領域３，４
中へ添加する不純物濃度をＢ，Ｐ，As等の種々
な物質から選定すれば同様であり、条件により半
導体層２をＰ型の導電型としてもよい等、本発明
は種々の変形が自在である。
単一材、またはGaAs等の化合物材を用いてもよ
く、これに応じて絶縁層１０、絶縁膜５および半
導体層２の材質を選定のうえ、半導体層２の材質
にしたがつて、ソースおよびドレイン領域３，４
中へ添加する不純物濃度をＢ，Ｐ，As等の種々
な物質から選定すれば同様であり、条件により半
導体層２をＰ型の導電型としてもよい等、本発明
は種々の変形が自在である。
以上の説明から明らかなとおり本発明によれ
ば、正および負性抵抗特性を兼有するFETが得
られ、各部の電圧関係により所望の抵抗特性を容
易に設定することができるため、電子回路の設計
が容易化されると共に、同一回路による多機能化
も実現することにより、各種電子機器において顕
著な効果を呈する。
ば、正および負性抵抗特性を兼有するFETが得
られ、各部の電圧関係により所望の抵抗特性を容
易に設定することができるため、電子回路の設計
が容易化されると共に、同一回路による多機能化
も実現することにより、各種電子機器において顕
著な効果を呈する。
第１図は従来例の断面図、第２図は第１図のも
のゝキヤリア分布状況を示す図、第３図は第１図
のものゝ特性図、第４図は本発明の実施例を示す
断面図、第５図は第４図のものゝキヤリア分布状
況を示す図、第６図は第４図のものゝ特性図、第
７図はキヤリア分布濃度をモデル化して示す特性
図である。 ２……半導体層、２ａ……チヤネル層、３……
ソース領域、４……ドレイン領域、５……絶縁
膜、６……ゲート電極、７……ソース電極、８…
…ドレイン電極、９……基板、１０……絶縁層、
tc……厚さ。
のゝキヤリア分布状況を示す図、第３図は第１図
のものゝ特性図、第４図は本発明の実施例を示す
断面図、第５図は第４図のものゝキヤリア分布状
況を示す図、第６図は第４図のものゝ特性図、第
７図はキヤリア分布濃度をモデル化して示す特性
図である。 ２……半導体層、２ａ……チヤネル層、３……
ソース領域、４……ドレイン領域、５……絶縁
膜、６……ゲート電極、７……ソース電極、８…
…ドレイン電極、９……基板、１０……絶縁層、
tc……厚さ。
Claims (1)
- 【特許請求の範囲】 １ 導電性の基板と、該基板上へ形成された絶縁
層と、該絶縁層上へ形成されかつＰ型またＮ型中
いずれかの導電型を有すると共に厚さを固有な外
因性デバイ長の３倍以下とした半導体層と、該半
導体層中の延長方向へ互に離間して設けられた高
不純物濃度のソースおよびドレイン領域と、少な
くとも該ソース領域とドレイン領域との間の前記
半導体層上へ形成された絶縁膜と、該絶縁膜上へ
形成された導電性のゲート電極と、前記ソースお
よびドレイン領域と接して形成された導電性のソ
ースおよびドレイン電極とからなることを特徴と
する電界効果トランジスタ。 ２ 導電性の基板としてSi材を用いると共に、Si
を基板とした半導体層を用いたことを特徴とする
特許請求の範囲第１項記載の電界効果トランジス
タ。 ３ 絶縁層としてSi材の基板内へ埋設形成された
SiO2層を用いたことを特徴とする特許請求の範
囲第１項記載の電界効果トランジスタ。 ４ 厚さを固有なデバイ長以下とした半導体層を
用いたことを特徴とする特許請求の範囲第１項記
載の電界効果トランジスタ。 ５ ソース領域からドレイン領域へかけて断面積
を次第に減少させた半導体層を用いたことを特徴
とする特許請求の範囲第１項記載の電界効果トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56016615A JPS57130472A (en) | 1981-02-06 | 1981-02-06 | Field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56016615A JPS57130472A (en) | 1981-02-06 | 1981-02-06 | Field-effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57130472A JPS57130472A (en) | 1982-08-12 |
| JPH0147904B2 true JPH0147904B2 (ja) | 1989-10-17 |
Family
ID=11921227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56016615A Granted JPS57130472A (en) | 1981-02-06 | 1981-02-06 | Field-effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57130472A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5027177A (en) * | 1989-07-24 | 1991-06-25 | Hughes Aircraft Company | Floating base lateral bipolar phototransistor with field effect gate voltage control |
| EP0534131A3 (en) * | 1991-09-27 | 1993-10-06 | Siemens Aktiengesellschaft | Mos technique in soi technique |
-
1981
- 1981-02-06 JP JP56016615A patent/JPS57130472A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57130472A (en) | 1982-08-12 |
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