JPH0529408A - Ｉｃテスタ - Google Patents
ＩｃテスタInfo
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- JPH0529408A JPH0529408A JP3182837A JP18283791A JPH0529408A JP H0529408 A JPH0529408 A JP H0529408A JP 3182837 A JP3182837 A JP 3182837A JP 18283791 A JP18283791 A JP 18283791A JP H0529408 A JPH0529408 A JP H0529408A
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- test
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- 238000012360 testing method Methods 0.000 claims abstract description 99
- 230000015654 memory Effects 0.000 claims abstract description 31
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 238000013500 data storage Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】テスト毎に入出力電圧レベルを制定し、ＤＵＴ
の信号経路のリレーの開閉を処理し、また、テストパタ
ンのアドレスの設定等の準備を行い為の不要な処理を省
略する。 【構成】ＩＣテスタの制御により、連続テスト時の入出
力電圧レベルの再設定とリレー開閉を禁止し、且つ複数
のパタンメモリアドレス制御、アドレス発生器により、
並列処理により、テスト終了後の次に実行するパタンの
アドレス準備を省く構成。 【効果】入出力電圧レベルの再設定とリレー開閉は約１
５ｍｓ／回。テストパタンを延べ１００回実行するとテ
スト時間１．５ｓを軽減できる。
の信号経路のリレーの開閉を処理し、また、テストパタ
ンのアドレスの設定等の準備を行い為の不要な処理を省
略する。 【構成】ＩＣテスタの制御により、連続テスト時の入出
力電圧レベルの再設定とリレー開閉を禁止し、且つ複数
のパタンメモリアドレス制御、アドレス発生器により、
並列処理により、テスト終了後の次に実行するパタンの
アドレス準備を省く構成。 【効果】入出力電圧レベルの再設定とリレー開閉は約１
５ｍｓ／回。テストパタンを延べ１００回実行するとテ
スト時間１．５ｓを軽減できる。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣテスタに関し、特
にそのパターン発生器の制御に関する。
にそのパターン発生器の制御に関する。
【０００２】
【従来の技術】従来のＩＣテスタは、被試験ＩＣ（以下
ＤＵＴという）に電源電圧や信号を印加し、ＤＵＴから
の出力信号を期待値と比較することにより、ＤＵＴの電
気的特性をテストするものである。特にＩＣの機能やＡ
Ｃ特性をテストする際は、ＩＣの動作をコンピュータで
論理シミュレーションして得たテストパタンとよばれる
データを用いてテストする。
ＤＵＴという）に電源電圧や信号を印加し、ＤＵＴから
の出力信号を期待値と比較することにより、ＤＵＴの電
気的特性をテストするものである。特にＩＣの機能やＡ
Ｃ特性をテストする際は、ＩＣの動作をコンピュータで
論理シミュレーションして得たテストパタンとよばれる
データを用いてテストする。
【０００３】ＩＣの高集積化、高機能化に伴いテストに
用いるテストパタン容量は長大化し、ＩＣテスタ内部の
実行用テストパタンメモリ（以下、テストパタンメモリ
という。）容量より大きいことがある。この場合、一つ
のテストパタン容量は、パタンメモリ容量以下でなくて
はならず、テストパタンメモリ容量より大きいテストパ
タンメモリ容量より小さい複数のテストパタンに分割
し、テストに用いる。
用いるテストパタン容量は長大化し、ＩＣテスタ内部の
実行用テストパタンメモリ（以下、テストパタンメモリ
という。）容量より大きいことがある。この場合、一つ
のテストパタン容量は、パタンメモリ容量以下でなくて
はならず、テストパタンメモリ容量より大きいテストパ
タンメモリ容量より小さい複数のテストパタンに分割
し、テストに用いる。
【０００４】また、テストパタンを作成する際、ＩＣ内
部の機能ブロック毎に作成する為に、一つのＩＣで複数
のテストパタンを有することになり、これ等複数テスト
パタンを用いてテストすることがある。特にマイクロプ
ロセッサＩＣは、その傾向が顕著である。
部の機能ブロック毎に作成する為に、一つのＩＣで複数
のテストパタンを有することになり、これ等複数テスト
パタンを用いてテストすることがある。特にマイクロプ
ロセッサＩＣは、その傾向が顕著である。
【０００５】図３を参照し、これ等複数テストパタンを
用いてＩＣをテストする場合について説明する。図３
（ａ）は従来のＩＣテスタの一例のパタン発生機構のブ
ロック図である。図３（ｂ）はＡ，Ｂ，Ｃの３つのテス
トパタンを用いてテストプログラムの例であり、図３
（ｃ）は図３（ｂ）のテストプログラム内の区間Ｐにお
けるＩＣテスタ内部の処理動作を経時的に示したもので
ある。
用いてＩＣをテストする場合について説明する。図３
（ａ）は従来のＩＣテスタの一例のパタン発生機構のブ
ロック図である。図３（ｂ）はＡ，Ｂ，Ｃの３つのテス
トパタンを用いてテストプログラムの例であり、図３
（ｃ）は図３（ｂ）のテストプログラム内の区間Ｐにお
けるＩＣテスタ内部の処理動作を経時的に示したもので
ある。
【０００６】図３（ａ）中の１ａは制御部、２ａはアド
レス制御部、３ａはアドレス発生部、７はパタンメモリ
部、１３はタイミング発生部、９はフォーマット部、１
０はＤＵＴ１２と接続しているピンエレクトロニクス部
である。図３（ｂ）のテストプログラム内の命令文で
「ＰＯＷＥＲ ＯＮ」「ＰＯＷＥＲ ＯＦＦ」は、それ
ぞれＩＣてすた２０ｂからＤＵＴ１２に電源電圧を印
加，遮断を意味し、また、「ＴＥＳＴ ”Ａ”」「ＴＥ
ＳＴ ”Ｂ”」「ＴＥＳＴ ”Ｃ”」はそれぞれテスト
パタンＡ，Ｂ，Ｃを用いてテストすることを意味する。
レス制御部、３ａはアドレス発生部、７はパタンメモリ
部、１３はタイミング発生部、９はフォーマット部、１
０はＤＵＴ１２と接続しているピンエレクトロニクス部
である。図３（ｂ）のテストプログラム内の命令文で
「ＰＯＷＥＲ ＯＮ」「ＰＯＷＥＲ ＯＦＦ」は、それ
ぞれＩＣてすた２０ｂからＤＵＴ１２に電源電圧を印
加，遮断を意味し、また、「ＴＥＳＴ ”Ａ”」「ＴＥ
ＳＴ ”Ｂ”」「ＴＥＳＴ ”Ｃ”」はそれぞれテスト
パタンＡ，Ｂ，Ｃを用いてテストすることを意味する。
【０００７】このテストプログラムでは、ＩＣテスタ２
０ｂ内部の制御部１ａは「ＰＯＷＥＲ ＯＮ」の命令で
所定の電源電圧をＤＵＴに印加する。次に制御部１ａは
「ＴＥＳＴ ”Ａ”」の命令で、ピンエレクトロニクス
部１０内部のドライバ及びコンパレータの電圧レベルを
設定（以下ＤＣレベルと略す。）し、ピンエレクトロニ
クス部１０とＤＵＴ１２との信号経路のリレーを閉じて
電気的に接続させる。また、制御部１ａはアドレス制御
部２ａに対し、パタンメモリ７内のテストパタンＡの先
頭アドレスデータをアドレス発生部３ａに送出する。
０ｂ内部の制御部１ａは「ＰＯＷＥＲ ＯＮ」の命令で
所定の電源電圧をＤＵＴに印加する。次に制御部１ａは
「ＴＥＳＴ ”Ａ”」の命令で、ピンエレクトロニクス
部１０内部のドライバ及びコンパレータの電圧レベルを
設定（以下ＤＣレベルと略す。）し、ピンエレクトロニ
クス部１０とＤＵＴ１２との信号経路のリレーを閉じて
電気的に接続させる。また、制御部１ａはアドレス制御
部２ａに対し、パタンメモリ７内のテストパタンＡの先
頭アドレスデータをアドレス発生部３ａに送出する。
【０００８】アドレス発生部３ａは、タイミング発生部
１３のクロックをもとに、アドレスデータを発生し、パ
タンメモリ部７に送出する。パタンメモリ部７は、アド
レス発生部３ａが発生するアドレスデータに対応したパ
タンメモリ部７に書き込まれたデータをフォーマット部
９に送出する。フォーマット部９は、パタンメモリ部７
のデータを所定の波形に形成し、ピンエレクトロニクス
部１０を介してＤＵＴ１２に印加する。
１３のクロックをもとに、アドレスデータを発生し、パ
タンメモリ部７に送出する。パタンメモリ部７は、アド
レス発生部３ａが発生するアドレスデータに対応したパ
タンメモリ部７に書き込まれたデータをフォーマット部
９に送出する。フォーマット部９は、パタンメモリ部７
のデータを所定の波形に形成し、ピンエレクトロニクス
部１０を介してＤＵＴ１２に印加する。
【０００９】制御部１ａは、テストパタンＡの実行終了
後、上述のリレーを開放させる。次に制御部１ａは、テ
ストプログラムの「ＴＥＳＴ ”Ｂ”」「ＴＥＳＴ ”
Ｃ”」の命令に対し、「ＴＥＳＴ ”Ａ”」と同様な処
理をテストパタンＢ，Ｃについて行う。この一連の処理
を経時的に示したのが図３（ｃ）である。
後、上述のリレーを開放させる。次に制御部１ａは、テ
ストプログラムの「ＴＥＳＴ ”Ｂ”」「ＴＥＳＴ ”
Ｃ”」の命令に対し、「ＴＥＳＴ ”Ａ”」と同様な処
理をテストパタンＢ，Ｃについて行う。この一連の処理
を経時的に示したのが図３（ｃ）である。
【００１０】
【発明が解決しようとする課題】上述した従来のＩＣテ
スタは、制御部の制御のもとでテストパタンを用いてＤ
ＵＴをテストする毎に、ピンエレクトロニクス部のＤＣ
レベルを設定し、ピンエレクトロニクス部とＤＵＴへの
信号経路のリレー開閉を行い、また、アドレス制御部に
対しテストパタンメモリ部内に格納されたテストパタン
の先頭アドレスデータを設定する為に、複数テストパタ
ンを用いて、ＤＣレベルを変更せず、連続テストを実行
する場合、それ等テスト回数分の設定処理を要しテスト
時間が長くなるという欠点があった。
スタは、制御部の制御のもとでテストパタンを用いてＤ
ＵＴをテストする毎に、ピンエレクトロニクス部のＤＣ
レベルを設定し、ピンエレクトロニクス部とＤＵＴへの
信号経路のリレー開閉を行い、また、アドレス制御部に
対しテストパタンメモリ部内に格納されたテストパタン
の先頭アドレスデータを設定する為に、複数テストパタ
ンを用いて、ＤＣレベルを変更せず、連続テストを実行
する場合、それ等テスト回数分の設定処理を要しテスト
時間が長くなるという欠点があった。
【００１１】本発明の目的はテスト時間の短いＩＣテス
タを提供することにある。
タを提供することにある。
【００１２】
【課題を解決するための手段】本発明のＩＣテスタは、
被試験ＩＣに接続されたピンエレクトロニクス部のドラ
イバ及びコンパレータの電圧レベルを再設定しないで複
数テストパタンによる連続テストする場合は、制御部の
制御のもとでテストパタン終了後の前記ピンエレクトロ
ニクス部の電圧の再設定と前記被試験ＩＣへの信号経路
のリレーの開閉を禁止する手段と、直後実行する前記テ
ストパタンの発生制御する複数のパタンメモリのアドレ
ス制御部とアドレス発生部と、それ等複数のアドレス発
生部とパタンメモリ部との接続を切換える切換え部とを
有して構成されている。
被試験ＩＣに接続されたピンエレクトロニクス部のドラ
イバ及びコンパレータの電圧レベルを再設定しないで複
数テストパタンによる連続テストする場合は、制御部の
制御のもとでテストパタン終了後の前記ピンエレクトロ
ニクス部の電圧の再設定と前記被試験ＩＣへの信号経路
のリレーの開閉を禁止する手段と、直後実行する前記テ
ストパタンの発生制御する複数のパタンメモリのアドレ
ス制御部とアドレス発生部と、それ等複数のアドレス発
生部とパタンメモリ部との接続を切換える切換え部とを
有して構成されている。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。図１（ａ）は本発明の第１の実施例のパタン発生機
構のブロック図である。図１（ｂ）は複数テストパタン
による連続テスト時のＩＣテスタ内部の処理動作のタイ
ム図である。図１（ａ）中の１はＩＣテスタ２０内の制
御部、３は主アドレス発生部、４は副アドレス制御部、
５は副アドレス発生部、６は切換え部、７はパタンメモ
リ部、８はタイミング発生部、９はフォーマット部、１
０はＤＵＴに接続しているピンエレクトロニクス部であ
る。
る。図１（ａ）は本発明の第１の実施例のパタン発生機
構のブロック図である。図１（ｂ）は複数テストパタン
による連続テスト時のＩＣテスタ内部の処理動作のタイ
ム図である。図１（ａ）中の１はＩＣテスタ２０内の制
御部、３は主アドレス発生部、４は副アドレス制御部、
５は副アドレス発生部、６は切換え部、７はパタンメモ
リ部、８はタイミング発生部、９はフォーマット部、１
０はＤＵＴに接続しているピンエレクトロニクス部であ
る。
【００１４】前述の図３（ｂ）のテストプログラムを実
行する場合、ＩＣテスタ２０内部の制御部１は、主パタ
ンアドレス制御部２及び副パタンアドレス制御部４に対
し、予め実行するテストパタンＡ，Ｂのテストパタンメ
モリ部７の先頭アドレスデータをそれぞれ割り振って設
定して送出する。
行する場合、ＩＣテスタ２０内部の制御部１は、主パタ
ンアドレス制御部２及び副パタンアドレス制御部４に対
し、予め実行するテストパタンＡ，Ｂのテストパタンメ
モリ部７の先頭アドレスデータをそれぞれ割り振って設
定して送出する。
【００１５】また、制御部１はピンエレクトロニクス１
０内部のＤＣレベルを設定し、ピンエレクトロニクス部
１０とＤＵＴ１２との信号経路のリレーを閉じて電気的
に接続させる。主アドレス制御部２は、制御部１の制御
のもとでテストパタンＡの走行を制御する。副アドレス
制御部４は、テストパタンＡ実行終了する迄待機する。
０内部のＤＣレベルを設定し、ピンエレクトロニクス部
１０とＤＵＴ１２との信号経路のリレーを閉じて電気的
に接続させる。主アドレス制御部２は、制御部１の制御
のもとでテストパタンＡの走行を制御する。副アドレス
制御部４は、テストパタンＡ実行終了する迄待機する。
【００１６】制御部１は、テストパタンＡ実行終了後、
ピンエレクトロニクス部１０とＤＵＴ１２間リレーの開
閉処理は行わせず、直ちに副アドレス制御部４に対し、
テストパタンＢによるテストを指示し、切換え部６に対
し、副アドレス発生部５のアドレスデータをパタンメモ
リ部７に送出するように切換え制御を行う。
ピンエレクトロニクス部１０とＤＵＴ１２間リレーの開
閉処理は行わせず、直ちに副アドレス制御部４に対し、
テストパタンＢによるテストを指示し、切換え部６に対
し、副アドレス発生部５のアドレスデータをパタンメモ
リ部７に送出するように切換え制御を行う。
【００１７】副アドレス制御部４は、副アドレス発生部
５を制御しテストパタンＢを発生させる。制御部１は、
テストパタンＢ実行中に主アドレス制御部２に対し、次
に実行するテストパタンＣのパタンメモリ部７の先頭ア
ドレスデータを設定し、テストパタンＢ実行終了迄、パ
タン発生処理を待機させる。
５を制御しテストパタンＢを発生させる。制御部１は、
テストパタンＢ実行中に主アドレス制御部２に対し、次
に実行するテストパタンＣのパタンメモリ部７の先頭ア
ドレスデータを設定し、テストパタンＢ実行終了迄、パ
タン発生処理を待機させる。
【００１８】制御部１は、テストパタンＢ実行終了後、
ピンエレクトロニクス部６のＣレベルの再設定及び経路
のリレーの開閉処理は行わず、直ちに主アドレス制御部
２に対し、テストパタンＣによるテストを指示し、切換
え部６に対しアドレス発生部３のアドレスデータをパタ
ンメモリ部７に送出するように切換え制御を行う。
ピンエレクトロニクス部６のＣレベルの再設定及び経路
のリレーの開閉処理は行わず、直ちに主アドレス制御部
２に対し、テストパタンＣによるテストを指示し、切換
え部６に対しアドレス発生部３のアドレスデータをパタ
ンメモリ部７に送出するように切換え制御を行う。
【００１９】主アドレス制御部２は、主アドレス発生部
３を制御しテストパタンＣを発生させる。制御部１は、
テストパタンＣ実行終了後、ピンエレクトロニクス部１
０とＤＵＴ１２間のリレーを遮断させて、複数テストパ
タンによる連続テストを終了させる。
３を制御しテストパタンＣを発生させる。制御部１は、
テストパタンＣ実行終了後、ピンエレクトロニクス部１
０とＤＵＴ１２間のリレーを遮断させて、複数テストパ
タンによる連続テストを終了させる。
【００２０】図２は本発明の第２の実施例で、フォーマ
ット９とピンエレクトロニクス部１０との間にデータ保
持部１１を有している。テストに使用する全テストパタ
ン容量が、テストパタンメモリ容量より大きい場合、全
テストパタンをテストパタンメモリに格納出来ない為
に、テストパタンメモリ以外のバッファ用メモリに格納
し、実行するテストパタンをバッファメモリよりテスト
パタンメモリに読み込んで実行させる。
ット９とピンエレクトロニクス部１０との間にデータ保
持部１１を有している。テストに使用する全テストパタ
ン容量が、テストパタンメモリ容量より大きい場合、全
テストパタンをテストパタンメモリに格納出来ない為
に、テストパタンメモリ以外のバッファ用メモリに格納
し、実行するテストパタンをバッファメモリよりテスト
パタンメモリに読み込んで実行させる。
【００２１】この読み込み時間中、テストパタン実行間
でＤＵＴへの信号が変化、不定にならないようにする為
に、データ保持部１１で直前に印加したテストパタンデ
ータを保持させる。
でＤＵＴへの信号が変化、不定にならないようにする為
に、データ保持部１１で直前に印加したテストパタンデ
ータを保持させる。
【００２２】
【発明の効果】本発明のＩＣテスタは、ピンエレクトロ
ニクス部のＤＣレベルを変更せずに複数テストパタンに
よる連続テストを実行する場合に、制御部の制御によ
り、テストパタン終了後のピンエレクトロニクス部のＤ
Ｃレベルの設定とピンエレクトロニクス部とＤＵＴへの
信号経路のリレーの開閉処理を禁止し、かつ複数のパタ
ンアドレス制御部に対し、予め実行するテストパタンの
テストパタンの先頭アドレスデータを割り振って設定
し、交互にテストパタン発生制御させるので、テストパ
タン終了後のピンエレクトロニクス部のＤＣレベルの設
定，ピンエレクトロニクス部とＤＵＴへの信号経路のリ
レーの開閉処理及び次に実行するテストパタンのアドレ
ス制定処理を省略させてテスト時間を低減することがで
きる。
ニクス部のＤＣレベルを変更せずに複数テストパタンに
よる連続テストを実行する場合に、制御部の制御によ
り、テストパタン終了後のピンエレクトロニクス部のＤ
Ｃレベルの設定とピンエレクトロニクス部とＤＵＴへの
信号経路のリレーの開閉処理を禁止し、かつ複数のパタ
ンアドレス制御部に対し、予め実行するテストパタンの
テストパタンの先頭アドレスデータを割り振って設定
し、交互にテストパタン発生制御させるので、テストパ
タン終了後のピンエレクトロニクス部のＤＣレベルの設
定，ピンエレクトロニクス部とＤＵＴへの信号経路のリ
レーの開閉処理及び次に実行するテストパタンのアドレ
ス制定処理を省略させてテスト時間を低減することがで
きる。
【図１】（ａ），（ｂ）は本発明の第１の実施例のブロ
ック図および動作を説明するためのタイムチャートであ
る。
ック図および動作を説明するためのタイムチャートであ
る。
【図２】本発明の第２の実施例のブロック図である。
【図３】（ａ）〜（ｃ）はそれぞれ従来のＩＣテスタの
一例のブロック図，動作を説明するためのテストプログ
ラムの部分図およびタイムチャートである。
一例のブロック図，動作を説明するためのテストプログ
ラムの部分図およびタイムチャートである。
１ 制御部 ２ 主アドレス制御部 ３ 主アドレス発生部 ４ 副アドレスカウンタ部 ５ 副アドレス発生部 ６ 切換え部 ７ パタンメモリ部 ８ タイミング発生部 ９ フォーマット部 １０ ピンエレクトロニクス部 １１ データ保持部 １２ ＤＵＴ ２０ ＩＣテスタ
Claims (1)
- 【特許請求の範囲】 【請求項１】 被試験ＩＣに接続されたピンエレクトロ
ニクス部のドライバ及びコンパレータの電圧レベルを再
設定しないで複数テストパタンによる連続テストする場
合は、制御部の制御のもとでテストパタン終了後の前記
ピンエレクトロニクス部の電圧の再設定と前記被試験Ｉ
Ｃへの信号経路のリレーの開閉を禁止する手段と、直後
実行する前記テストパタンの発生制御する複数のパタン
メモリのアドレス制御部とアドレス発生部と、それ等複
数のアドレス発生部とパタンメモリ部との接続を切換え
る切換え部とを有することを特徴とするＩＣテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18283791A JP3240630B2 (ja) | 1991-07-24 | 1991-07-24 | Ｉｃテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18283791A JP3240630B2 (ja) | 1991-07-24 | 1991-07-24 | Ｉｃテスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529408A true JPH0529408A (ja) | 1993-02-05 |
| JP3240630B2 JP3240630B2 (ja) | 2001-12-17 |
Family
ID=16125331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18283791A Expired - Fee Related JP3240630B2 (ja) | 1991-07-24 | 1991-07-24 | Ｉｃテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3240630B2 (ja) |
-
1991
- 1991-07-24 JP JP18283791A patent/JP3240630B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3240630B2 (ja) | 2001-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010918 |
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