JPH10319095A - 半導体テスト装置 - Google Patents

半導体テスト装置

Info

Publication number
JPH10319095A
JPH10319095A JP9132625A JP13262597A JPH10319095A JP H10319095 A JPH10319095 A JP H10319095A JP 9132625 A JP9132625 A JP 9132625A JP 13262597 A JP13262597 A JP 13262597A JP H10319095 A JPH10319095 A JP H10319095A
Authority
JP
Japan
Prior art keywords
memory
test
testing
test pattern
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9132625A
Other languages
English (en)
Inventor
Toshiyuki Tsujii
利之 辻井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP9132625A priority Critical patent/JPH10319095A/ja
Priority to US08/946,991 priority patent/US6006350A/en
Publication of JPH10319095A publication Critical patent/JPH10319095A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318385—Random or pseudo-random test pattern
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/31813—Test pattern generators
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919—Storing and outputting test patterns
    • G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31926—Routing signals to or from the device under test [DUT], e.g. switch matrix, pin multiplexing

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 メモリ内蔵ロジックＬＳＩ等の半導体装置で
は、大容量のロジック部のランダムパターンに対応させ
てＡＬＰＧ用コマンドを記述しなければならなかった。 【解決手段】 ロジック部をテストするためのテストパ
ターンとメモリ部をテストするためのテストパターンと
を独立して記述できる様なハードウェア構成にした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、メモリ部とロジ
ック部とを内蔵したメモリ内蔵ロジックＬＳＩ等半導体
装置のメモリ部及びロジック部をテストするための半導
体テスト装置に関するものである。
【０００２】
【従来の技術】図６は従来のメモリ内蔵ロジックＬＳＩ
の半導体テスト装置の構成を示す概略ブロック図であ
る。図において、１はロジック部のテスト信号の入力パ
ターンと出力パターンとから成るランダムパターンを記
憶させるランダムパターンメモリ、３はメモリ部のテス
トを行うためのアドレス・データパターンを発生するア
ルゴリズミックパターンジェネレータ（以下「ＡＬＰ
Ｇ」と略記する）、２はＡＬＰＧ３用の命令を記憶させ
るＡＬＰＧ用命令メモリ、４はテスト信号を印加すべき
ＬＳＩのピンを選択するピンセレクタ、５はＯＲゲー
ト、６はテスト信号波形の立ち上がり・立ち下がりのタ
イミングを決定するフォーマッタ、９はランダムパター
ンの実行順序等を制御するためのランダムパターン用命
令メモリ、１０はランダムパターン用命令メモリ９に記
憶されたランダムパターン用の命令を実行するランダム
パターン用命令実行部である。
【０００３】次に動作について説明する。メモリ内蔵ロ
ジックＬＳＩのメモリ部とロジック部とを効率よくテス
トするために、両者を同時にテストする時は、ランダム
パターン用命令実行部１０がランダムパターン用命令メ
モリ９からランダムパターン用命令を読み出し、この命
令に従ってランダムパターンメモリ１からランダムパタ
ーンを読み出す。一方、ＡＬＰＧ３はＡＬＰＧ用命令メ
モリ２からＡＬＰＧ用命令を読み出して、この命令に従
ってアドレス・データパターンを発生させる。このアド
レス・データパターンは、ピンセレクタ４で印加される
べき所定のピンを選択された後に、ランダムパターンメ
モリ１からのランダムパターンとＯＲゲート５で足し合
わされ、フォーマッタ６に出力され、フォーマッタ６で
立ち上がり・立ち下がりのタイミングを決定され、増幅
回路から成るピンエレクトロニクスに出力されてＬＳＩ
の所定のピンに印加される。
【０００４】図７は、この半導体テスト装置に与えられ
るテストパターンの一例を示す図である。このテストパ
ターンは、ランダムパターン用命令・ＡＬＰＧ用命令記
述部にＡＬＰＧ３の動作を制御する命令若しくはランダ
ムパターン用命令又はその両者を記述する構造となって
おり、ＡＬＰＧ３への命令はランダムテストパターンと
１対１に対応させる必要があった。すなわち、１アドレ
スのランダムテストパターンに対して１アドレスのＡＬ
ＰＧ用命令を設ける必要があった。このため、メモリ内
蔵ロジックＬＳＩのロジック部とメモリ部とを同時にテ
ストする場合、ロジック用ランダムパターンは数Ｋから
数Ｍアドレス必要なため、ＡＬＰＧ３の命令記述は通
常、数アドレスから、数十アドレスで良いにもかかわら
ずロジック用ランダムパターンのアドレスと同数になる
ようにＡＬＰＧ用命令を考えて記述する必要があった。
具体的には、例えば、ＡＬＰＧ用の命令を実行するアド
レスの指定を小刻みにすることによって、ＡＬＰＧ用の
命令のアドレス数を増やすことを行っていた。
【０００５】
【発明が解決しようとする課題】一方、メモリ内蔵ロジ
ックＬＳＩでは、例えばロジック部のテストの場合、メ
モリ部が書き込み状態にあるときと、読み出し状態にあ
るときではメモリ動作状況の違いによるノイズ等のため
にロジック部のテスト結果が異なってしまう可能性があ
る。そのため、メモリ部の異なる動作毎にロジック部の
テストを同じランダムテストパターンを使用してテスト
する場合があった。この場合従来の半導体テスト装置で
は、図８に示すように、メモリ部の書き込み時と読み出
し時の両方にロジック部用の同じランダムパターンを記
述する必要があり、それらを格納する膨大なランダムパ
ターンメモリ１が必要になるという課題があった。ま
た、メモリ部とロジック部とが逆の同じ問題もあった。
すなわち、メモリ部のテストを行う場合に、ロジック部
で行っている演算の種類によってメモリ部のテスト結果
が異なる可能性があるため、ロジック部の異なる動作毎
にメモリ部のテストを同じデータを用いて行わなければ
ならない場合もあるという課題もあった。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、メモリ内蔵ロジックＬＳＩのメモ
リ部とロジック部のテストを同時に行う場合に容易にテ
ストパターンを生成でき、かつ、メモリ部の動作状態の
違いによるロジック部の動作への影響、あるいはロジッ
ク部の動作状況の違いによるメモリ部の動作への影響を
容易にテストすることができ、さらに、その際必要とな
るテストパターン容量が少ない半導体テスト装置を得る
ことを目的とする。
【０００７】
【課題を解決するための手段】請求項１記載の発明に係
る半導体テスト装置は、ロジック部をテストするための
テストパターンとメモリ部をテストするためのテストパ
ターンとを独立して記述したものである。
【０００８】請求項２記載の発明に係る半導体テスト装
置は、ロジック部をテストするためのテストパターンを
格納するメモリとは独立してメモリ部をテストするため
のテストパターンを格納するメモリを設けたものであ
る。
【０００９】請求項３記載の発明に係る半導体テスト装
置は、ロジック部をテストするためのテストパターンを
格納するメモリから読み出したテストパターンと、メモ
リ部をテストするためのテストパターンを格納するメモ
リから読み出したテストパターンとを加算して出力する
ＯＲゲートを設けたものである。
【００１０】請求項４記載の発明に係る半導体テスト装
置は、メモリ部をテストするためのテストパターンを半
導体装置の所定のピンに印加するためのセレクタを設け
たものである。
【００１１】請求項５記載の発明に係る半導体テスト装
置は、セレクタをテストパターンの立ち上がり・立ち下
がりのタイミングを設定するフォーマッタより前段に設
けたものである。
【００１２】請求項６記載の発明に係る半導体テスト装
置は、ロジック部をテストするためのテストパターン中
にメモリ部をテストするためのテストパターンを所定の
アドレスから開始させる命令を記述したものである。
【００１３】請求項７記載の発明に係る半導体テスト装
置は、メモリ部をテストするためのテストパターンを所
定のアドレスから開始させる命令がロジック部をテスト
するためのテストパターン中の複数の位置に記述されて
いるものである。
【００１４】請求項８記載の発明に係る半導体テスト装
置は、ロジック部をテストするためのテストパターン中
に、該テストパターンの最終アドレスまたは次のメモリ
部をテストするためのテストパターンのスタート命令の
１アドレス前にメモリ部をテストするためのテストパタ
ーンの発生動作を停止せしめる命令を設けたものであ
る。
【００１５】請求項９記載の発明に係る半導体テスト装
置は、メモリ部をテストするためのテストパターン中
に、ロジック部をテストするためのテストパターンを所
定のアドレスから開始させる命令を記述したものであ
る。
【００１６】請求項１０記載の発明に係る半導体テスト
装置は、テスト動作に関与しないテストパターン発生部
からは常にＬレベルの信号を出力する機能を設けたもの
である。
【００１７】請求項１１記載の発明に係る半導体テスト
装置は、ロジック部及びメモリ部をテストするテストプ
ログラムを格納するメモリを更に設け、該メモリ中に、
ロジック部をテストするためのテストパターンが所定の
条件を満たしたときにメモリ部をテストするためのテス
トパターンを実行させる命令を格納したものである。
【００１８】請求項１２記載の発明に係る半導体テスト
装置は、ロジック部及びメモリ部をテストするテストプ
ログラムを格納するメモリを更に設け、該メモリ中に、
メモリ部をテストするためのテストパターンが所定の条
件を満たしたときにロジック部をテストするためのテス
トパターンを実行させる命令を格納したものである。
【００１９】請求項１３記載の発明に係る半導体テスト
装置は、半導体テスト装置の制御命令を格納するメモリ
を更に設け、該メモリ中に、ロジック部をテストするた
めのテストパターンとメモリ部をテストするためのテス
トパターンとの実行条件を前記両テストパターン中の命
令より優先して指定する命令を格納したものである。
【００２０】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体テスト装置の構成を示す概略ブロック図であり、図
において、１はロジック部のテスト信号の入力パターン
と出力パターンとから成るランダムパターンを記憶させ
るランダムパターンメモリ（ロジック部をテストするた
めのテストパターンを格納するメモリ）、３はメモリ部
のテストを行うためのアドレス・データパターンを発生
するＡＬＰＧ、２はＡＬＰＧ３用の命令を記憶させるＡ
ＬＰＧ用命令メモリ、８はＡＬＰＧ用命令メモリ２に記
憶させたＡＬＰＧ用命令を読み出して実行するＡＬＰＧ
用命令実行部、７はメモリテスト用のＬＳＩの制御ピン
に印加するテスト信号のパターンから成るランダムパタ
ーンを記憶させるメモリテストピン用ランダムパターン
メモリ（メモリ部をテストするためのテストパターンを
格納するメモリ）、１１はＯＲゲート、４はテスト信号
を印加すべきＬＳＩのピンを選択するピンセレクタ（セ
レクタ）、５はＯＲゲート、６はテスト信号波形の立ち
上がり・立ち下がりのタイミングを決定するフォーマッ
タ、９はロジック部の制御のためのランダムパターンに
関する命令を記憶させるランダムパターン用命令メモ
リ、１０はランダムパターン用命令メモリ９に記憶され
たランダムパターン用の命令を実行するランダムパター
ン用命令実行部である。ＡＬＰＧ用命令メモリ２，ＡＬ
ＰＧ用命令実行部８，メモリテストピン用ランダムパタ
ーンメモリ７，ＡＬＰＧ３，ＯＲゲート１１はメモリ用
パターン発生部１２を構成する。また、ランダムパター
ン用命令メモリ９，ランダムパター用命令実行部１０，
ランダムパターンメモリ１はランダムパターン発生部１
３を構成する。
【００２１】次に動作について説明する。まず、ランダ
ムパターン発生部１３は、メモリ内蔵ＬＳＩのメモリ部
とロジック部とを同時にテストする時は、ランダムパタ
ーン用命令実行部１０がランダムパターン用命令メモリ
９からランダムパターン用命令を読み出し、この命令に
従ってランダムパターンメモリ１からランダムパターン
を読み出す。一方、メモリ用パターン発生部１２におい
ては、ＡＬＰＧ用命令実行部８はＡＬＰＧ用命令メモリ
２からＡＬＰＧ用命令を読み出し、読み出したＡＬＰＧ
用命令に従ってＡＬＰＧ３からアドレス・データパター
ンをＯＲゲート１１に出力させると共に、メモリテスト
ピン用ランダムパターンメモリ７からメモリテスト用ラ
ンダムパターンをＯＲゲート１１に出力させる。ＯＲゲ
ート１１でこのアドレスデータとメモリテスト用ランダ
ムパターンとが足し合わされ、ピンセレクタ４で印加す
べき所定のピンが選択される。ピンセレクタ４から出力
されたアドレス・データパターン及びメモリテスト用ラ
ンダムパターンは、ランダムパターンメモリ１からのロ
ジックテスト用ランダムパターンとＯＲゲート５で足し
合わされ、フォーマッタ６に出力され、フォーマッタ６
で立ち上がり・立ち下がりのタイミングを決定され、増
幅回路から成るピンエレクトロニクスに出力されてメモ
リ内蔵ロジックＬＳＩの所定のピンに印加される。
【００２２】図２は、ランダムパターン発生部１３及び
メモリ用パターン発生部１２にそれぞれ与えられるテス
トパターンの一例を示す図である。図において、Ｌはラ
ンダムパターン発生部１３に与えられるロジック用テス
トパターン（ロジック部をテストするためのテストパタ
ーン）、Ｍはメモリ用パターン発生部１２に与えられる
メモリ用テストパターン（メモリ部をテストするための
テストパターン）である。図２に示すように、ロジック
用テストパターンＬとメモリ用テストパターンＭとはそ
れぞれ独立して記述できる。また、ロジック用テストパ
ターンＬとメモリ用テストパターンＭとはこの半導体テ
スト装置の持つ基準クロック信号に同期して動作する。
【００２３】以上のように、この実施の形態１によれ
ば、メモリ用テストパターンＭはロジック用テストパタ
ーンＬの容量を意識せずに記述できる効果が得られる。
本発明のメモリテストピン用ランダムパターンメモリ７
の大きさは、ピン方向はＡＬＰＧ３で発生できるアドレ
スのビット数と、データのビット数、それに制御ピン数
（通常１０ピン以内）の和で、深さはＡＬＰＧ用命令メ
モリ２の深さと同じで良く、ランダムパターンメモリ１
のような大容量メモリは必要としない。また、ピンセレ
クタ４はフォーマッタ５より前段に設けられているの
で、ＬＳＩヘの入力波形の品質に影響を及ぼさない効果
もある。さらに、メモリテストパターンＭを使用するＬ
ＳＩのピンに対するランダムパターンメモリ１のデータ
はテストパターンコンパイル時全て０とし、ロジックテ
ストパターンＬの影響を受けないようにしている。
【００２４】実施の形態２．図３はこの発明の実施の形
態２による半導体テスト装置に与えられるテストパター
ンを示す図であり、図において、Ｌａはロジック用テス
トパターン（ロジック部をテストするためのテストパタ
ーン）、Ｍはメモリ用テストパターンである。この実施
の形態２のハード的構成は図１に示した実施の形態１の
構成と同一である。
【００２５】次に動作について説明する。図３に示すよ
うに、この実施の形態２においては、ロジック用テスト
パターンＬａにランダムパターン用命令としてメモリ用
パターン発生部１２の動作および動作開始アドレスを制
御する命令を持たせている。このことにより、ランダム
パターンの異なるアドレスでメモリ用テストパターンを
動作させる際、同じメモリ用テストパターンを重複して
記述しなくて済む。この場合、メモリ用パターン発生部
１２からのテストパターンを使用しない場合はメモリ用
パターン発生部１２からは常に０が出力されるようにコ
ンパイラによって設定している。これにより、メモリ用
パターン発生部１２から不要な信号が出力されてランダ
ムパターン発生部１３の動作に悪影響を及ぼすことが回
避される。また、ランダムパターンの命令としてメモリ
用パターン発生部１２のスタート命令を記述した場合、
メモリテスト部の実行すべきアドレス数が、ランダムパ
ターンの実行アドレスより長くなる場合がある。このよ
うな場合に備え、テストパターンコンパイル時にこのよ
うな状況が発生した場合、ワーニングを出すとともに、
ランダムパターンの次のメモリ部をテストするためのテ
ストパターンのスタート命令の１アドレス前に実行され
るアドレスまたはランダムパターンの最終アドレスにメ
モリ用パターン発生部１２の停止命令を挿入する。
【００２６】以上のように、この実施の形態２によれ
ば、ランダムパターンの異なるアドレスでメモリ用テス
トパターンを動作させる際、同じメモリ用テストパター
ンを重複して記述しなくて済むという効果が得られる。
【００２７】実施の形態３．図４はこの発明の実施の形
態３による半導体テスト装置に与えられるテストパター
ンを示す図であり、図において、Ｌはロジック用テスト
パターン、Ｍａはメモリ用テストパターン（メモリ部を
テストするためのテストパターン）である。この実施の
形態３のハード的構成は図１に示した実施の形態１の構
成と同一である。
【００２８】次に動作について説明する。図４に示すよ
うに、この実施の形態３においては、メモリ用テストパ
ターンＭａのＡＬＰＧ用命令記述部にランダムパターン
発生部１３の動作および動作開始アドレスを制御する命
令を持たせている。このことにより、ＬＳＩのメモリ部
の異なる動作状態でロジック用テストパターンＬを動作
させる際、同じロジック用テストパターンを重複して記
述しなくて済む。この場合、ランダムパターン発生部１
１からのテストパターンを使用しない場合は常にランダ
ムパターン発生部１３からは常に０が出力されるように
コンパイラによって設定している。これにより、ランダ
ムパターン発生部１３から不要な信号が出力されてメモ
リ用パターン発生部１２の動作に悪影響を及ぼすことが
回避される。
【００２９】以上のように、この実施の形態３によれ
ば、ＬＳＩのメモリ部の異なる動作状態でロジック用テ
ストパターンＬを動作させる際、同じロジック用テスト
パターンを重複して記述しなくて済むという効果が得ら
れる。
【００３０】実施の形態４．図５はこの発明の実施の形
態４による半導体テスト装置の図示しないメインメモリ
中にインストールされたメインプログラムの一部である
テストプログラムの更に一部を示す図である。この実施
の形態４のハード的構成は図１に示した実施の形態１の
構成と同一である。
【００３１】次に動作について説明する。図５に示すよ
うに、この実施の形態４においては、半導体テスト装置
の動作を制御するメインプログラムにロジック用テスト
パターンあるいはメモリ用テストパターンの動作状況が
ある条件を満たした場合に、他のテストパターン発生部
の動作を制御する命令を持たせる。例えば、ロジック用
テストパターンがアドレス１１まで実行されたら、メモ
リ用テストパターンをアドレス０から２０まで動作させ
る命令や、メモリ用テストパターンがアドレス１まで実
行されたときに、ロジック用テストパターンをアドレス
０から２０まで実行させ、次にメモリ用テストパターン
がアドレス６まで実行されたら再度ロジック用テストパ
ターンをアドレス０から２０まで実行させる命令等を持
たせる。これにより、メモリ部・ロジック部の様々な動
作状況の組み含わせのテストが簡単に実施できる。
【００３２】以上のように、この実施の形態４によれ
ば、メモリ部・ロジック部の様々な動作状況の組み含わ
せのテストが簡単に実施できるという効果が得られる。
【００３３】実施の形態５．この発明の実施の形態５に
おいては、半導体テスト装置の図示しないメインメモリ
中にインストールされたユーティリティコマンドの一部
に、ロジック用テストパターンあるいはメモリ用テスト
パターンの動作状況が、実施の形態４と同様なある条件
を満たした場合に、他のテストパターン発生部の動作を
制御する命令を持たせている。これにより、この半導体
テスト装置のプログラム実行を中断した状態で外部から
テスタの動作を制御することができる。なお、この実施
の形態５のハード的構成は図１に示した実施の形態１の
構成と同一である。
【００３４】以上のように、この実施の形態５によれ
ば、メモリ部・ロジック部の様々な動作状況の組み合わ
せのテストが簡単に実施できるという効果が得られる。
【００３５】
【発明の効果】以上のように、請求項１記載の発明によ
れば、ロジック部をテストするためのテストパターンと
メモリ部をテストするためのテストパターンとを独立し
て記述するように構成したので、容易にメモリ内蔵ロジ
ックＬＳＩのテストパターンを生成でき、かつ必要とす
るテストパターン容量を少なくすることができる効果が
ある。
【００３６】請求項２記載の発明によれば、ロジック部
をテストするためのテストパターンを格納するメモリと
は独立してメモリ部をテストするためのテストパターン
を格納するメモリを設けるように構成したので、請求項
１記載の発明と同様な効果がある。
【００３７】請求項３記載の発明によれば、ロジック部
をテストするためのテストパターンを格納するメモリか
ら読み出したテストパターンと、メモリ部をテストする
ためのテストパターンを格納するメモリから読み出した
テストパターンとを加算して出力するＯＲゲートを設け
るように構成したので、ロジック部とメモリ部とを同時
にテストできる効果がある。
【００３８】請求項４記載の発明によれば、メモリ部を
テストするためのテストパターンを半導体装置の所定の
ピンに印加するためのセレクタを設けるように構成した
ので、メモリテストピン用ランダムパターンメモリ容量
を小さくする効果がある。
【００３９】請求項５記載の発明によれば、セレクタを
テストパターンの立ち上がり・立ち下がりのタイミング
を設定するフォーマッタより前段に設けるように構成し
たので、セレクタが半導体装置ヘの入力波形の品質に影
響を及ぼさないという効果がある。
【００４０】請求項６記載の発明及び請求項７記載の発
明によれば、ロジック部をテストするためのテストパタ
ーン中にメモリ部をテストするためのテストパターンを
所定のアドレスから開始させる命令を記述し、メモリ部
をテストするためのテストパターンを所定のアドレスか
ら開始させる命令をロジック部をテストするためのテス
トパターン中の複数の位置に記述するように構成したの
で、ランダムパターンの異なるアドレスでメモリ用テス
トパターンを動作させる際、同じメモリ用テストパター
ンを重複して記述しなくて済むという効果がある。
【００４１】請求項８記載の発明によれば、ロジック部
をテストするためのテストパターン中に、該テストパタ
ーンの最終アドレスまたは次のスタート命令の１アドレ
ス前にメモリ部をテストするためのテストパターンの発
生動作を停止せしめる命令を設けるように構成したの
で、メモリ部のテスト動作の暴走を防止できる効果があ
る。
【００４２】請求項９記載の発明によれば、メモリ部を
テストするためのテストパターン中に、ロジック部をテ
ストするためのテストパターンを所定のアドレスから開
始させる命令を記述するように構成したので、半導体装
置のメモリ部の異なる動作状態でロジック用テストパタ
ーンを動作させる際、同じロジック用テストパターンを
重複して記述しなくて済むという効果がある。
【００４３】請求項１０記載の発明によれば、ロジック
部またはメモリ部の一方のみがテスト動作を行っている
ときに、テスト動作に関与しない方はＬレベルの信号を
出力する機能をロジック部をテストするためのテストパ
ターンとメモリ部をテストするためのテストパターンと
にそれぞれ設けるように構成したので、テスト動作に関
与しない方のテストパターンがテスト動作を行っている
方のテストパターンに影響を及ぼすことを回避できる効
果がある。
【００４４】請求項１１記載の発明によれば、ロジック
部をテストするためのテストパターンが所定の条件を満
たしたときにメモリ部をテストするためのテストパター
ンを実行させる命令を設けるように構成したので、メモ
リ部・ロジック部の様々な動作状況の組み含わせのテス
トが簡単に実施できる効果がある。
【００４５】請求項１２記載の発明によれば、メモリ部
をテストするためのテストパターンが所定の条件を満た
したときにロジック部をテストするためのテストパター
ンを実行させる命令を設けるように構成したので、請求
項１１と同様な効果がある。
【００４６】請求項１３記載の発明によれば、ロジック
部をテストするためのテストパターンとメモリ部をテス
トするためのテストパターンとの実行条件を両テストパ
ターン中の命令より優先して指定する命令を設けるよう
に構成したので、請求項１１と同様な効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体テスト
装置の構成を示す概略ブロック図である。
【図２】 図１の実施の形態１のランダムパターン発生
部及びメモリ用パターン発生部にそれぞれ与えられるテ
ストパターンの一例を示す図である。
【図３】 この発明の実施の形態２による半導体テスト
装置に与えられるテストパターンを示す図である。
【図４】 この発明の実施の形態３による半導体テスト
装置に与えられるテストパターンを示す図である。
【図５】 この発明の実施の形態４による半導体テスト
装置の図示しないメインメモリ中にインストールされた
メインプログラムの一部であるテストプログラムの更に
一部を示す図である。
【図６】 従来のメモリ内蔵ロジックＬＳＩの半導体テ
スト装置の構成を示す概略ブロック図である。
【図７】 図６の半導体テスト装置に与えられるテスト
パターンの一例を示す図である。
【図８】 図６の半導体テスト装置に与えられるテスト
パターンの他の例を示す図である。
【符号の説明】
１ ランダムパターンメモリ（ロジック部をテストする
ためのテストパターンを格納するメモリ）、４ ピンセ
レクタ（セレクタ）、５ ＯＲゲート、６ フォーマッ
タ、７ メモリテストピン用ランダムパターンメモリ
（メモリ部をテストするためのテストパターンを格納す
るメモリ）、Ｌ，Ｌａ ロジック用テストパターン（ロ
ジック部をテストするためのテストパターン）、Ｍ，Ｍ
ａ メモリ用テストパターン（メモリ部をテストするた
めのテストパターン）。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 メモリ部とロジック部とを内蔵した半導
    体装置の前記メモリ部及び前記ロジック部をテストする
    ための半導体テスト装置において、 前記ロジック部をテストするためのテストパターンと前
    記メモリ部をテストするためのテストパターンとを独立
    して記述したことを特徴とする半導体テスト装置。
  2. 【請求項２】 メモリ部とロジック部とを内蔵した半導
    体装置の前記メモリ部及び前記ロジック部をテストする
    ための半導体テスト装置において、 前記ロジック部をテストするためのテストパターンを格
    納するメモリとは独立して前記メモリ部をテストするた
    めのテストパターンを格納するメモリを設けたことを特
    徴とする半導体テスト装置。
  3. 【請求項３】 ロジック部をテストするためのテストパ
    ターンを格納するメモリから読み出した前記テストパタ
    ーンと、メモリ部をテストするためのテストパターンを
    格納するメモリから読み出した前記テストパターンとを
    加算して出力するＯＲゲートを設けたことを特徴とする
    請求項１または２記載の半導体テスト装置。
  4. 【請求項４】 メモリ部をテストするためのテストパタ
    ーンを半導体装置の所定のピンに印加するためのセレク
    タを設けたことを特徴とする請求項１または請求項２記
    載の半導体テスト装置。
  5. 【請求項５】 セレクタをテストパターンの立ち上がり
    ・立ち下がりのタイミングを設定するフォーマッタより
    前段に設けたことを特徴とする請求項４記載の半導体テ
    スト装置。
  6. 【請求項６】 ロジック部をテストするためのテストパ
    ターン中にメモリ部をテストするためのテストパターン
    を所定のアドレスから開始させる命令を記述したことを
    特徴とする請求項１または請求項２記載の半導体テスト
    装置。
  7. 【請求項７】 メモリ部をテストするためのテストパタ
    ーンを所定のアドレスから開始させる命令がロジック部
    をテストするためのテストパターン中の複数の位置に記
    述されていることを特徴とする請求項６記載の半導体テ
    スト装置。
  8. 【請求項８】 ロジック部をテストするためのテストパ
    ターン中に、該テストパターンの最終アドレスまたは次
    のメモリ部をテストするためのテストパターンのスター
    ト命令の１アドレス前にメモリ部をテストするためのテ
    ストパターンの発生動作を停止せしめる命令を設けたこ
    とを特徴とする請求項６または請求項７記載の半導体テ
    スト装置。
  9. 【請求項９】 メモリ部をテストするためのテストパタ
    ーン中に、ロジック部をテストするためのテストパター
    ンを所定のアドレスから開始させる命令を記述したこと
    を特徴とする請求項１または請求項２記載の半導体テス
    ト装置。
  10. 【請求項１０】 テスト動作に関与しないテストパター
    ン発生部からは常にＬレベルの信号を出力することを特
    徴とする請求項１または請求項２記載の半導体テスト装
    置。
  11. 【請求項１１】 ロジック部及びメモリ部をテストする
    テストプログラムを格納するメモリを更に設け、該メモ
    リ中に、前記ロジック部をテストするためのテストパタ
    ーンが所定の条件を満たしたときに前記メモリ部をテス
    トするためのテストパターンを実行させる命令を格納し
    たことを特徴とする請求項１または請求項２記載の半導
    体テスト装置。
  12. 【請求項１２】 ロジック部及びメモリ部をテストする
    テストプログラムを格納するメモリを更に設け、該メモ
    リ中に、前記メモリ部をテストするためのテストパター
    ンが所定の条件を満たしたときに前記ロジック部をテス
    トするためのテストパターンを実行させる命令を格納し
    たことを特徴とする請求項１または請求項２記載の半導
    体テスト装置。
  13. 【請求項１３】 半導体テスト装置の制御命令を格納す
    るメモリを更に設け、該メモリ中に、ロジック部をテス
    トするためのテストパターンとメモリ部をテストするた
    めのテストパターンとの実行条件を前記両テストパター
    ン中の命令より優先して指定する命令を格納したことを
    特徴とする請求項１または請求項２記載の半導体テスト
    装置。
JP9132625A 1997-05-22 1997-05-22 半導体テスト装置 Pending JPH10319095A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP9132625A JPH10319095A (ja) 1997-05-22 1997-05-22 半導体テスト装置
US08/946,991 US6006350A (en) 1997-05-22 1997-10-08 Semiconductor device testing apparatus and method for testing memory and logic sections of a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9132625A JPH10319095A (ja) 1997-05-22 1997-05-22 半導体テスト装置

Publications (1)

Publication Number Publication Date
JPH10319095A true JPH10319095A (ja) 1998-12-04

Family

ID=15085706

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9132625A Pending JPH10319095A (ja) 1997-05-22 1997-05-22 半導体テスト装置

Country Status (2)

Country Link
US (1) US6006350A (ja)
JP (1) JPH10319095A (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4026945B2 (ja) * 1998-08-11 2007-12-26 株式会社アドバンテスト 混在ｉｃ試験装置及びこのｉｃ試験装置の制御方法
US6349267B1 (en) * 1998-09-11 2002-02-19 Agere Systems Inc. Rise and fall time measurement circuit
DE19948904C1 (de) * 1999-10-11 2001-07-05 Infineon Technologies Ag Schaltungszelle mit eingebauter Selbsttestfunktion und Verfahren zum Testen hierfür
JP2002048844A (ja) * 2000-07-31 2002-02-15 Ando Electric Co Ltd 半導体試験装置
JP3892256B2 (ja) * 2000-09-08 2007-03-14 富士通株式会社 信号波形シミュレーション装置、信号波形シミュレーション方法および信号波形シミュレーションプログラムを記録したコンピュータ読み取り可能な記録媒体
US6598112B1 (en) * 2000-09-11 2003-07-22 Agilent Technologies, Inc. Method and apparatus for executing a program using primary, secondary and tertiary memories
US6789160B2 (en) * 2001-04-03 2004-09-07 Sun Microsystems, Inc. Multi-threaded random access storage device qualification tool
US6631340B2 (en) * 2001-10-15 2003-10-07 Advantest Corp. Application specific event based semiconductor memory test system
US7472326B2 (en) * 2002-05-06 2008-12-30 Nextest Systems Corporation Semiconductor test system having multitasking algorithmic pattern generator
US10318904B2 (en) 2016-05-06 2019-06-11 General Electric Company Computing system to control the use of physical state attainment of assets to meet temporal performance criteria

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4348759A (en) * 1979-12-17 1982-09-07 International Business Machines Corporation Automatic testing of complex semiconductor components with test equipment having less channels than those required by the component under test
JPS5990067A (ja) * 1982-11-15 1984-05-24 Advantest Corp 論理回路試験用パタ−ン発生装置
JPS6095369A (ja) * 1983-10-31 1985-05-28 Hitachi Ltd テストパターン発生方法
DE3752280T2 (de) * 1986-07-30 2000-02-03 Hitachi, Ltd. Mustergenerator
JP2602997B2 (ja) * 1991-01-18 1997-04-23 株式会社東芝 パターン発生器
JPH04258774A (ja) * 1991-02-12 1992-09-14 Advantest Corp Ｉｃ試験用パターン発生器
DE69502827T2 (de) * 1995-08-10 1998-10-15 Hewlett Packard Gmbh Elektronischer Schaltungs- oder Kartenprüfer und Verfahren zur Prüfung einer elektronischen Vorrichtung
US5835506A (en) * 1997-04-29 1998-11-10 Credence Systems Corporation Single pass doublet mode integrated circuit tester

Also Published As

Publication number Publication date
US6006350A (en) 1999-12-21

Similar Documents

Publication Publication Date Title
CN100359608C (zh) 存储器测试电路
JPH09288153A (ja) 半導体試験装置
KR100269322B1 (ko) 스트레스용전압을이용하여메모리를테스팅하는기능을갖는집적회로및그의메모리테스트방법
JPH10319095A (ja) 半導体テスト装置
JP3871384B2 (ja) 半導体メモリ試験装置用不良解析メモリ
WO1998016933A1 (fr) Verificateur de memoire et procede de commutation dudit verificateur d'un mode de verification ram a un mode de verification rom
US6484282B1 (en) Test pattern generator, a memory testing device, and a method of generating a plurality of test patterns
US5668819A (en) Mask control device for LSI tester
JPH10232271A (ja) Ｉｃ試験装置
JPS6095369A (ja) テストパターン発生方法
KR20060019609A (ko) 시험 장치, 및 프로그램
KR100393595B1 (ko) 메모리 프로그래밍 시스템 및 그 방법
KR100939199B1 (ko) 시험 장치, 시험 방법, 프로그램, 및 기록 매체
JP2653648B2 (ja) Ｌｓｉ試験パターン発生器
JP4922506B2 (ja) 半導体メモリ試験装置
KR100382613B1 (ko) 셀프 테스트 로직 방식의 반도체 메모리 소자의 테스트 장치
JP2720761B2 (ja) 半導体集積回路試験装置
JP2003004810A (ja) 半導体デバイス試験装置
JPH0776784B2 (ja) 試験パタ−ン発生器
JP2001004705A (ja) 半導体デバイス試験装置及び試験方法
JPH01205800A (ja) メモリ回路試験装置
JPH0529408A (ja) Ｉｃテスタ
JPH0894723A (ja) メモリ半導体試験装置
JPH07280893A (ja) 半導体メモリ試験装置
JP2005283537A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040312

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041005

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050322