JPH0529560A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0529560A JPH0529560A JP3208589A JP20858991A JPH0529560A JP H0529560 A JPH0529560 A JP H0529560A JP 3208589 A JP3208589 A JP 3208589A JP 20858991 A JP20858991 A JP 20858991A JP H0529560 A JPH0529560 A JP H0529560A
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- semiconductor device
- source
- forming
- gate electrode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 トランジスタのゲート幅によらずに、素子の
面積を縮小でき、大容量化できる半導体装置におけるイ
ンバータ回路のデバイス構造とその製造方法を得るこ
と。 【構成】 シリコン基板１中にソース８，９を形成した
後、エピタキシャル・シリコン層を成長させ、シリコン
基板１の主面と垂直方向にゲート電極１８，ドレイン２
７，２９を形成するようにしたので、トランジスタのゲ
ート幅によらずに素子の面積を縮小でき、大容量化でき
る半導体装置を得ることができる。
面積を縮小でき、大容量化できる半導体装置におけるイ
ンバータ回路のデバイス構造とその製造方法を得るこ
と。 【構成】 シリコン基板１中にソース８，９を形成した
後、エピタキシャル・シリコン層を成長させ、シリコン
基板１の主面と垂直方向にゲート電極１８，ドレイン２
７，２９を形成するようにしたので、トランジスタのゲ
ート幅によらずに素子の面積を縮小でき、大容量化でき
る半導体装置を得ることができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置における
インバータ回路に関し、特に素子の面積を縮小でき、大
容量化できる半導体装置のデバイス構造とその製造方法
に関するものである。
インバータ回路に関し、特に素子の面積を縮小でき、大
容量化できる半導体装置のデバイス構造とその製造方法
に関するものである。
【０００２】
【従来の技術】図１５は従来の半導体装置におけるイン
バータ回路のデバイス構造を示す構造断面図であり、図
において、１はシリコン基板、２はＰウェル、３はＮウ
ェル、４は素子分離領域、５は寄生チャネル防止用イオ
ン、６はゲート酸化膜、７はゲート電極となる多結晶シ
リコン、８はＮチャネルトランジスタのソース，ドレイ
ン領域、９はＰチャネル・トランジスタのソース，ドレ
イン領域、１０は層間絶縁膜、１１はコンタクトホー
ル、１２はアルミ配線である。また図１６は上記半導体
装置におけるインバータ回路の回路構成を示す。
バータ回路のデバイス構造を示す構造断面図であり、図
において、１はシリコン基板、２はＰウェル、３はＮウ
ェル、４は素子分離領域、５は寄生チャネル防止用イオ
ン、６はゲート酸化膜、７はゲート電極となる多結晶シ
リコン、８はＮチャネルトランジスタのソース，ドレイ
ン領域、９はＰチャネル・トランジスタのソース，ドレ
イン領域、１０は層間絶縁膜、１１はコンタクトホー
ル、１２はアルミ配線である。また図１６は上記半導体
装置におけるインバータ回路の回路構成を示す。
【０００３】次に製造方法について説明する。シリコン
基板１にＢを１００ＫｅＶ，１．０〜５．０×１０13cm
-2程度、Ｎチャネル領域のみに注入し、Ｐウェル２を形
成する。同様に、Ｐを６０ＫｅＶ，１．０〜９．０×１
０12cm-2程度、Ｐチャネル領域のみに注入し、Ｎウェル
３を形成する。
基板１にＢを１００ＫｅＶ，１．０〜５．０×１０13cm
-2程度、Ｎチャネル領域のみに注入し、Ｐウェル２を形
成する。同様に、Ｐを６０ＫｅＶ，１．０〜９．０×１
０12cm-2程度、Ｐチャネル領域のみに注入し、Ｎウェル
３を形成する。
【０００４】次に、素子分離領域４をシリコン酸化膜で
形成する。この時、Ｐウェル２の素子分離領域４には寄
生チャネル防止用イオン５としてシリコン酸化膜下にＢ
を５０ＫｅＶ，１〜２×１０13cm-2程度注入する。
形成する。この時、Ｐウェル２の素子分離領域４には寄
生チャネル防止用イオン５としてシリコン酸化膜下にＢ
を５０ＫｅＶ，１〜２×１０13cm-2程度注入する。
【０００５】次に膜厚１００〜２００オングストローム
程度のゲート酸化膜６と膜厚１５００〜３０００オング
ストローム程度の多結晶シリコン７よりなるゲート電極
を形成する。
程度のゲート酸化膜６と膜厚１５００〜３０００オング
ストローム程度の多結晶シリコン７よりなるゲート電極
を形成する。
【０００６】次にＰウェル２にのみＡｓを５０ＫｅＶ，
１〜５×１０15cm-2程度注入し、Ｎチャネルトランジス
タのソース，ドレイン領域８を形成する。
１〜５×１０15cm-2程度注入し、Ｎチャネルトランジス
タのソース，ドレイン領域８を形成する。
【０００７】次に、Ｎウェル３にのみＢを３０ＫｅＶ，
１〜５×１０15cm-2程度注入し、Ｐチャネルトランジス
タのソース，ドレイン領域９を形成する。
１〜５×１０15cm-2程度注入し、Ｐチャネルトランジス
タのソース，ドレイン領域９を形成する。
【０００８】次に、膜厚１００００オングストローム程
度の層間絶縁膜１０をデポし、結線をする。多結晶シリ
コン７及び各トランジスタのソース，ドレイン領域８，
９の層間絶縁膜１０のみをエッチング除去し、コンタク
トホール１１を形成する。
度の層間絶縁膜１０をデポし、結線をする。多結晶シリ
コン７及び各トランジスタのソース，ドレイン領域８，
９の層間絶縁膜１０のみをエッチング除去し、コンタク
トホール１１を形成する。
【０００９】最後に、アルミ配線１２により各素子の結
線を行う。このようにして形成されたインバータ回路の
回路図を図１６に示す。
線を行う。このようにして形成されたインバータ回路の
回路図を図１６に示す。
【００１０】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、インバータ回路の２つ
のトランジスタを形成しているため、トランジスタのゲ
ート幅により素子の面積が決定され、微細化による大容
量化の支障になるという問題点があった。
上のように構成されているので、インバータ回路の２つ
のトランジスタを形成しているため、トランジスタのゲ
ート幅により素子の面積が決定され、微細化による大容
量化の支障になるという問題点があった。
【００１１】この発明は上記のような問題点を解消する
ためになされたもので、トランジスタのゲート幅によら
ずに、素子の面積を縮小でき、大容量化できる半導体装
置及びその製造方法を得ることを目的とする。
ためになされたもので、トランジスタのゲート幅によら
ずに、素子の面積を縮小でき、大容量化できる半導体装
置及びその製造方法を得ることを目的とする。
【００１２】
【課題を解決するための手段】この発明に係る半導体装
置は、Ｐチャネル及びＮチャネルトランジスタのゲー
ト，ソース，チャネル，ドレインを半導体基板の主面に
対し、垂直方向に各々形成したものである。
置は、Ｐチャネル及びＮチャネルトランジスタのゲー
ト，ソース，チャネル，ドレインを半導体基板の主面に
対し、垂直方向に各々形成したものである。
【００１３】またこの発明に係る半導体装置の製造方法
は、上記半導体基板上にＮチャネル及びＰチャネルトラ
ンジスタのソース領域をそれぞれ形成し、Ｎ型のエピタ
キシャル・シリコン層を成長させ、ＰウェルとＮウェル
とを形成した後、素子分離領域及びゲート電極領域を形
成する。次に該素子分離領域及びゲート電極領域を半導
体基板の主面に対し、垂直方向にエッチングし、ここに
絶縁膜を埋設形成し、上記Ｎチャネル及びＰチャネルト
ランジスタのソースを結成するためのソースウォールを
形成し、拡散を行いＮチャネル及びＰチャネル・トラン
ジスタのソースを形成する。次にゲート電極領域の絶縁
膜をソースよりも深くエッチングし、ゲート酸化膜を熱
酸化で形成し、ゲート電極をシリコン主面よりも落ち込
むように形成し、次に上記Ｐウェル及びＮウェルにＮチ
ャネル及びＰチャネルトランジスタのドレインを形成
し、上記ゲート酸化膜上に層間絶縁膜を積層し、Ｎチャ
ネル及びＰチャネルトランジスタのソース，ドレイン，
ゲートの各領域の層間絶縁膜のみをエッチング除去し、
コンタクトホールを形成し、アルミ配線により各領域を
結線するようにしたものである。
は、上記半導体基板上にＮチャネル及びＰチャネルトラ
ンジスタのソース領域をそれぞれ形成し、Ｎ型のエピタ
キシャル・シリコン層を成長させ、ＰウェルとＮウェル
とを形成した後、素子分離領域及びゲート電極領域を形
成する。次に該素子分離領域及びゲート電極領域を半導
体基板の主面に対し、垂直方向にエッチングし、ここに
絶縁膜を埋設形成し、上記Ｎチャネル及びＰチャネルト
ランジスタのソースを結成するためのソースウォールを
形成し、拡散を行いＮチャネル及びＰチャネル・トラン
ジスタのソースを形成する。次にゲート電極領域の絶縁
膜をソースよりも深くエッチングし、ゲート酸化膜を熱
酸化で形成し、ゲート電極をシリコン主面よりも落ち込
むように形成し、次に上記Ｐウェル及びＮウェルにＮチ
ャネル及びＰチャネルトランジスタのドレインを形成
し、上記ゲート酸化膜上に層間絶縁膜を積層し、Ｎチャ
ネル及びＰチャネルトランジスタのソース，ドレイン，
ゲートの各領域の層間絶縁膜のみをエッチング除去し、
コンタクトホールを形成し、アルミ配線により各領域を
結線するようにしたものである。
【００１４】
【作用】この発明においては、Ｎチャネル及びＰチャネ
ルトランジスタのゲート，ソース，チャネル，ドレイン
を半導体基板の主面に対し、垂直方向に各々形成したの
で、トランジスタのゲート幅によらずに、素子の面積を
縮小でき、大容量化が可能となる。
ルトランジスタのゲート，ソース，チャネル，ドレイン
を半導体基板の主面に対し、垂直方向に各々形成したの
で、トランジスタのゲート幅によらずに、素子の面積を
縮小でき、大容量化が可能となる。
【００１５】またこの発明の半導体装置の製造方法は、
エピタキシャル層によるチャネルを形成し、イオン注入
及び拡散によりソース，ドレインを形成するので、既存
の製造プロセスにより形成することができる。
エピタキシャル層によるチャネルを形成し、イオン注入
及び拡散によりソース，ドレインを形成するので、既存
の製造プロセスにより形成することができる。
【００１６】
【実施例】以下、この発明の一実施例を図について説明
する。図１は本発明の一実施例による半導体装置の構造
を示す構造断面図であり、図において、１〜１２は上記
従来例と同一部分を示す。１８はゲート電極領域、２７
はＮチャネルトランジスタのドレイン領域、２９はＰチ
ャネルトランジスタのドレイン領域である。
する。図１は本発明の一実施例による半導体装置の構造
を示す構造断面図であり、図において、１〜１２は上記
従来例と同一部分を示す。１８はゲート電極領域、２７
はＮチャネルトランジスタのドレイン領域、２９はＰチ
ャネルトランジスタのドレイン領域である。
【００１７】また、図２〜図１２は半導体装置の製造工
程を示す工程断面図であり、図において、１３はＰチャ
ネルトランジスタのソースを形成するためのレジスト、
１４はＮチャネルトランジスタのソースを形成するため
のレジスト、１５はエピタキシャルシリコン層、１６は
Ｐウェルを形成するためのレジスト、１７は素子分離領
域，ゲート電極領域を形成するためのレジスト、１８は
ゲート電極領域、１９は寄生チャネル防止用イオン注入
のためのレジスト、２０はＴＥＯＳ酸化膜、２１はＮチ
ャネルトランジスタのソースウォール形成のためのレジ
スト、２２はソースウォール、２３はＰチャネルトラン
ジスタのソースウォール形成のためのレジスト、２４は
Ｐチャネルトランジスタのソースウォール、２５はゲー
ト電極のＴＥＯＳ酸化膜をエッチングするためのレジス
ト、２６はＮチャネルトランジスタのドレインを形成す
るためのレジスト、２７はＮチャネルトランジスタのド
レイン領域、２８はＰチャネルトランジスタのドレイン
を形成するためのレジスト、３０はコンタクトホール形
成のためのレジストである。
程を示す工程断面図であり、図において、１３はＰチャ
ネルトランジスタのソースを形成するためのレジスト、
１４はＮチャネルトランジスタのソースを形成するため
のレジスト、１５はエピタキシャルシリコン層、１６は
Ｐウェルを形成するためのレジスト、１７は素子分離領
域，ゲート電極領域を形成するためのレジスト、１８は
ゲート電極領域、１９は寄生チャネル防止用イオン注入
のためのレジスト、２０はＴＥＯＳ酸化膜、２１はＮチ
ャネルトランジスタのソースウォール形成のためのレジ
スト、２２はソースウォール、２３はＰチャネルトラン
ジスタのソースウォール形成のためのレジスト、２４は
Ｐチャネルトランジスタのソースウォール、２５はゲー
ト電極のＴＥＯＳ酸化膜をエッチングするためのレジス
ト、２６はＮチャネルトランジスタのドレインを形成す
るためのレジスト、２７はＮチャネルトランジスタのド
レイン領域、２８はＰチャネルトランジスタのドレイン
を形成するためのレジスト、３０はコンタクトホール形
成のためのレジストである。
【００１８】次に製造方法について説明する。まずレジ
スト１３をマスクとし、シリコン基板１上の図２に示す
Ｐチャネルトランジスタのソース９となる部分にＢを４
０ＫｅＶ，３〜９×１０15cm-2程度注入する。その後、
レジスト１３をＯ2 プラズマ等でアッシング除去する。
次にレジスト１４をマスクとし、シリコン基板１上の図
３に示すＮチャネルトランジスタのソース８となる部分
にＡｓを５０ＫｅＶ，５〜９×１０15cm-2程度注入す
る。その後、レジスト１４をＯ2 プラズマ等でアッシン
グ除去する。次に図４に示すようにＮ型のエピタキシャ
ルシリコン層１５を成長させ、レジスト１６をマスクと
し、エピタキシャルシリコン層１５のＮチャネルトラン
ジスタ領域となるＰウェル２にＢを１００ＫｅＶ，１〜
５×１０13cm-2程度注入する。その後、レジスト１６を
Ｏ2プラズマ等でアッシング除去する。
スト１３をマスクとし、シリコン基板１上の図２に示す
Ｐチャネルトランジスタのソース９となる部分にＢを４
０ＫｅＶ，３〜９×１０15cm-2程度注入する。その後、
レジスト１３をＯ2 プラズマ等でアッシング除去する。
次にレジスト１４をマスクとし、シリコン基板１上の図
３に示すＮチャネルトランジスタのソース８となる部分
にＡｓを５０ＫｅＶ，５〜９×１０15cm-2程度注入す
る。その後、レジスト１４をＯ2 プラズマ等でアッシン
グ除去する。次に図４に示すようにＮ型のエピタキシャ
ルシリコン層１５を成長させ、レジスト１６をマスクと
し、エピタキシャルシリコン層１５のＮチャネルトラン
ジスタ領域となるＰウェル２にＢを１００ＫｅＶ，１〜
５×１０13cm-2程度注入する。その後、レジスト１６を
Ｏ2プラズマ等でアッシング除去する。
【００１９】次にＰウェル２のＢを拡散し、Ｐウェル２
とＮウェル３とを形成した後、レジスト１７をマスクと
し、図５に示すように素子分離領域４を形成する。この
際、ゲート電極領域１８も同時にエッチングする。次に
図６に示すように素子分離領域４及びゲート電極領域１
８をフッ素系ガス等で異方性エッチングを行った後、レ
ジスト１９をマスクとしてＰウェル２に形成される、素
子分離領域４にのみ寄生チャネル防止用イオン５として
Ｂを５０ＫｅＶ，１〜５×１０13cm-2程度注入する。そ
の後、レジスト１７及び１９をＯ2 プラズマ等でアッシ
ング除去する。
とＮウェル３とを形成した後、レジスト１７をマスクと
し、図５に示すように素子分離領域４を形成する。この
際、ゲート電極領域１８も同時にエッチングする。次に
図６に示すように素子分離領域４及びゲート電極領域１
８をフッ素系ガス等で異方性エッチングを行った後、レ
ジスト１９をマスクとしてＰウェル２に形成される、素
子分離領域４にのみ寄生チャネル防止用イオン５として
Ｂを５０ＫｅＶ，１〜５×１０13cm-2程度注入する。そ
の後、レジスト１７及び１９をＯ2 プラズマ等でアッシ
ング除去する。
【００２０】次に図７に示すようにＴＥＯＳ酸化膜２０
をデポすることにより、素子分離領域４及びゲート電極
領域１８の中に絶縁膜を埋め込むことができる。これは
ウエハ全面にＴＥＯＳ酸化膜２０を素子分離領域４が充
分埋め込まれる程デポした後、組成比１５：１のＢＨＦ
等によりウエハ全面をエッチングし、素子分離領域４及
びゲート電極領域１８の中にのみＴＥＯＳ酸化膜２０が
残るようにすれば形成できる。さらに、レジスト２１を
マスクとし、Ｎチャネル・トランジスタのソース８を結
線するためのソース・ウォール２２を形成するためにＰ
を注入する。その後、レジスト２１をＯ2 プラズマ等で
アッシング除去する。次に図８に示すようにレジスト２
３をマスクとし、Ｐチャネルトランジスタのソース９を
結線するためのソース・ウォール２４を形成するために
Ｂを注入する。その後、レジスト２３をＯ2 プラズマ等
でアッシング除去する。
をデポすることにより、素子分離領域４及びゲート電極
領域１８の中に絶縁膜を埋め込むことができる。これは
ウエハ全面にＴＥＯＳ酸化膜２０を素子分離領域４が充
分埋め込まれる程デポした後、組成比１５：１のＢＨＦ
等によりウエハ全面をエッチングし、素子分離領域４及
びゲート電極領域１８の中にのみＴＥＯＳ酸化膜２０が
残るようにすれば形成できる。さらに、レジスト２１を
マスクとし、Ｎチャネル・トランジスタのソース８を結
線するためのソース・ウォール２２を形成するためにＰ
を注入する。その後、レジスト２１をＯ2 プラズマ等で
アッシング除去する。次に図８に示すようにレジスト２
３をマスクとし、Ｐチャネルトランジスタのソース９を
結線するためのソース・ウォール２４を形成するために
Ｂを注入する。その後、レジスト２３をＯ2 プラズマ等
でアッシング除去する。
【００２１】次に拡散を行い、図９に示すようにＮチャ
ネルトランジスタのソース８及びＰチャネルトランジス
タのソース９を形成した後、レジスト２５をマスクとし
てゲート電極１８のＴＥＯＳ酸化膜２０をフッ素系ガス
でエッチングする。この時、ソース８，９よりも０．１
〜０．２μｍ程度深くエッチングする。これはソース
８，９とゲート電極１８の間のオフセットにより発生す
る抵抗を回避するためである。その後、レジスト２５を
Ｏ2 プラズマ等でアッシング除去する。次に図１０に示
すように膜厚１００〜２００オングストローム程度のゲ
ート酸化膜６を熱酸化で形成し、多結晶シリコン７をウ
エハ全面に、ゲート電極１８が充分埋め込まれる程デポ
した後、フッ素系ガスによりウエハ全面をエッチング
し、ゲート電極１８が０．５〜２μｍ程、シリコン主面
よりも落ち込むようにする。そして、レジスト２６をマ
スクにして、Ｎチャネルトランジスタのドレイン２７の
領域にＡｓを５０ＫｅＶ，１〜５×１０15cm-2程度注入
する。その後、レジスト２６をＯ2 プラズマ等でアッシ
ング除去する。
ネルトランジスタのソース８及びＰチャネルトランジス
タのソース９を形成した後、レジスト２５をマスクとし
てゲート電極１８のＴＥＯＳ酸化膜２０をフッ素系ガス
でエッチングする。この時、ソース８，９よりも０．１
〜０．２μｍ程度深くエッチングする。これはソース
８，９とゲート電極１８の間のオフセットにより発生す
る抵抗を回避するためである。その後、レジスト２５を
Ｏ2 プラズマ等でアッシング除去する。次に図１０に示
すように膜厚１００〜２００オングストローム程度のゲ
ート酸化膜６を熱酸化で形成し、多結晶シリコン７をウ
エハ全面に、ゲート電極１８が充分埋め込まれる程デポ
した後、フッ素系ガスによりウエハ全面をエッチング
し、ゲート電極１８が０．５〜２μｍ程、シリコン主面
よりも落ち込むようにする。そして、レジスト２６をマ
スクにして、Ｎチャネルトランジスタのドレイン２７の
領域にＡｓを５０ＫｅＶ，１〜５×１０15cm-2程度注入
する。その後、レジスト２６をＯ2 プラズマ等でアッシ
ング除去する。
【００２２】次にレジスト２８をマスクとして、図１１
に示すＰチャネルトランジスタのドレイン２９の領域に
Ｂを３０ＫｅＶ，１〜５×１０15cm-2程度注入する。そ
の後、レジスト２８をＯ2 プラズマ等でアッシング除去
する。次に図１２に示すように拡散によりドレイン２
７，２９を形成した後、膜厚１００００オングストロー
ム程度の層間絶縁膜１０をデポする。そして、レジスト
３０をマスクとして結線をする多結晶シリコン７及び各
トランジスタのソース８，９，ドレイン２７，２９の領
域の層間絶縁膜のみをフッ素系ガスにより、エッチング
除去し、コンタクトホール１１を形成する。その後、レ
ジスト３０をＯ2 プラズマ等でアッシング除去する。最
後に、図１に示すようにアルミ配線１２により各素子の
結線を行う。
に示すＰチャネルトランジスタのドレイン２９の領域に
Ｂを３０ＫｅＶ，１〜５×１０15cm-2程度注入する。そ
の後、レジスト２８をＯ2 プラズマ等でアッシング除去
する。次に図１２に示すように拡散によりドレイン２
７，２９を形成した後、膜厚１００００オングストロー
ム程度の層間絶縁膜１０をデポする。そして、レジスト
３０をマスクとして結線をする多結晶シリコン７及び各
トランジスタのソース８，９，ドレイン２７，２９の領
域の層間絶縁膜のみをフッ素系ガスにより、エッチング
除去し、コンタクトホール１１を形成する。その後、レ
ジスト３０をＯ2 プラズマ等でアッシング除去する。最
後に、図１に示すようにアルミ配線１２により各素子の
結線を行う。
【００２３】このような本実施例では、トランジスタの
ソース，チャネル，ドレインを半導体基板１の主面に対
し、垂直方向に各々積層し、インバータ回路を構成する
ＰチャネルトランジスタとＮチャネルトランジスタとの
向かい合うチャネルの側面に絶縁膜６とゲート電極７と
を配置したので、トランジスタのゲート幅によらずに、
素子の面積を縮小でき、大容量化できる半導体装置を得
ることができる。
ソース，チャネル，ドレインを半導体基板１の主面に対
し、垂直方向に各々積層し、インバータ回路を構成する
ＰチャネルトランジスタとＮチャネルトランジスタとの
向かい合うチャネルの側面に絶縁膜６とゲート電極７と
を配置したので、トランジスタのゲート幅によらずに、
素子の面積を縮小でき、大容量化できる半導体装置を得
ることができる。
【００２４】また上記実施例では、シリコン基板１及び
エピタキシャルシリコン層１５にＢやＡｓを注入，拡散
することにより、トランジスタのソース，ドレインを形
成したものを例にとって説明したが、Ｎ型及びＰ型の多
結晶シリコンを交互に積層することにより形成してもよ
く、上記実施例と同様の効果を奏する。
エピタキシャルシリコン層１５にＢやＡｓを注入，拡散
することにより、トランジスタのソース，ドレインを形
成したものを例にとって説明したが、Ｎ型及びＰ型の多
結晶シリコンを交互に積層することにより形成してもよ
く、上記実施例と同様の効果を奏する。
【００２５】以下、このようにした本発明の第２の実施
例を図について説明する。図１３及び図１４はこの発明
の他の実施例による半導体装置の製造工程を示す工程断
面図であり、図において、上記実施例と同一符号は同一
または相当部分を示す。
例を図について説明する。図１３及び図１４はこの発明
の他の実施例による半導体装置の製造工程を示す工程断
面図であり、図において、上記実施例と同一符号は同一
または相当部分を示す。
【００２６】次に製造工程について説明する。図１３に
示すようにシリコン基板１上に素子分離領域４，ゲート
電極１８を形成した後、Ｎチャネル領域にはＮ型多結晶
シリコン８，Ｐ型多結晶シリコン２，Ｎ型多結晶シリコ
ン２７の順にデポする。また、Ｐチャネル領域にはＰ型
多結晶シリコン９，Ｎ型多結晶シリコン３，Ｐ型多結晶
シリコン２９の順にデポする。そして、図１４に示すよ
うにゲート電極１８にレジスト３１でマスクした後、フ
ッ素系ガス等で素子分離領域４上の各々の多結晶シリコ
ンが完全に除去されるまでエッチングする。これによ
り、上記実施例の図１１と同一の構造が得られる。
示すようにシリコン基板１上に素子分離領域４，ゲート
電極１８を形成した後、Ｎチャネル領域にはＮ型多結晶
シリコン８，Ｐ型多結晶シリコン２，Ｎ型多結晶シリコ
ン２７の順にデポする。また、Ｐチャネル領域にはＰ型
多結晶シリコン９，Ｎ型多結晶シリコン３，Ｐ型多結晶
シリコン２９の順にデポする。そして、図１４に示すよ
うにゲート電極１８にレジスト３１でマスクした後、フ
ッ素系ガス等で素子分離領域４上の各々の多結晶シリコ
ンが完全に除去されるまでエッチングする。これによ
り、上記実施例の図１１と同一の構造が得られる。
【００２７】また上記実施例において、図４に示すよう
に各トランジスタのソース８，９を形成した後、エピタ
キシャルシリコン層１５を成長させ、チャネル，ドレイ
ン領域を形成することを例にとって説明したが、１Ｍ〜
１０ＭＶ程度の高加速度による注入によりソース８，９
を形成すれば、シリコン基板１中に各トランジスタのソ
ース，チャネル，ドレインを形成することができる。
に各トランジスタのソース８，９を形成した後、エピタ
キシャルシリコン層１５を成長させ、チャネル，ドレイ
ン領域を形成することを例にとって説明したが、１Ｍ〜
１０ＭＶ程度の高加速度による注入によりソース８，９
を形成すれば、シリコン基板１中に各トランジスタのソ
ース，チャネル，ドレインを形成することができる。
【００２８】また上記実施例において、ゲート酸化膜６
は熱酸化により形成することを例にとって説明したが、
ゲート酸化膜６を形成する箇所に酸素イオンを注入し、
アニールすることによっても得られる。
は熱酸化により形成することを例にとって説明したが、
ゲート酸化膜６を形成する箇所に酸素イオンを注入し、
アニールすることによっても得られる。
【００２９】また上記実施例では、インバータ回路に利
用することを例にとって説明したが、同一のインバータ
回路を２組用いることにより、スタティックランダム・
アクセスメモリのメモリセルとして構成することができ
る。
用することを例にとって説明したが、同一のインバータ
回路を２組用いることにより、スタティックランダム・
アクセスメモリのメモリセルとして構成することができ
る。
【００３０】
【発明の効果】以上のように、この発明に係る半導体装
置によれば、トランジスタのソース，チャネル，ドレイ
ンを半導体基板の主面に対して垂直方向に各々積層し、
インバータ回路を構成するＰチャネルトランジスタとＮ
チャネルトランジスタとの向かい合うチャネルの側面に
絶縁膜とゲート電極を配置したので、トランジスタのゲ
ート幅によらずに、素子の面積を縮小でき、大容量化で
きる半導体装置を得ることができる効果がある。
置によれば、トランジスタのソース，チャネル，ドレイ
ンを半導体基板の主面に対して垂直方向に各々積層し、
インバータ回路を構成するＰチャネルトランジスタとＮ
チャネルトランジスタとの向かい合うチャネルの側面に
絶縁膜とゲート電極を配置したので、トランジスタのゲ
ート幅によらずに、素子の面積を縮小でき、大容量化で
きる半導体装置を得ることができる効果がある。
【００３１】またこの発明に係る半導体装置の製造方法
によれば、上記半導体基板上にＮチャネル及びＰチャネ
ルトランジスタのソース領域を形成し、Ｎ型のエピタキ
シャルシリコン層を成長させ、ＰウェルとＮウェルとを
形成した後、素子分離領域及びゲート電極領域を形成
し、次に該素子分離領域及びゲート電極領域を半導体基
板の主面に対し、垂直方向にエッチングし、ここに絶縁
膜を埋設形成し、上記Ｎチャネル及びＰチャネルトラン
ジスタのソースを結成するためのソースウォールを形成
し、拡散を行いＮチャネル及びＰチャネルトランジスタ
のソースを形成し、次にゲート電極の絶縁膜をソースよ
りも深くエッチングし、ゲート酸化膜を熱酸化で形成
し、ゲート電極をシリコン主面よりも落ち込むように形
成し、次に上記Ｐウェル及びＮウェルにＮチャネル及び
Ｐチャネルトランジスタのドレインを形成し、上記ゲー
ト酸化膜上に層間絶縁膜を積層し、Ｎチャネル及びＰチ
ャネルトランジスタのソース，ドレイン，ゲートの各領
域の層間絶縁膜のみをエッチング除去してコンタクトホ
ールを形成し、アルミ配線により各領域を結線するよう
にしたので、既存の製造プロセスにより形成することが
できる効果がある。
によれば、上記半導体基板上にＮチャネル及びＰチャネ
ルトランジスタのソース領域を形成し、Ｎ型のエピタキ
シャルシリコン層を成長させ、ＰウェルとＮウェルとを
形成した後、素子分離領域及びゲート電極領域を形成
し、次に該素子分離領域及びゲート電極領域を半導体基
板の主面に対し、垂直方向にエッチングし、ここに絶縁
膜を埋設形成し、上記Ｎチャネル及びＰチャネルトラン
ジスタのソースを結成するためのソースウォールを形成
し、拡散を行いＮチャネル及びＰチャネルトランジスタ
のソースを形成し、次にゲート電極の絶縁膜をソースよ
りも深くエッチングし、ゲート酸化膜を熱酸化で形成
し、ゲート電極をシリコン主面よりも落ち込むように形
成し、次に上記Ｐウェル及びＮウェルにＮチャネル及び
Ｐチャネルトランジスタのドレインを形成し、上記ゲー
ト酸化膜上に層間絶縁膜を積層し、Ｎチャネル及びＰチ
ャネルトランジスタのソース，ドレイン，ゲートの各領
域の層間絶縁膜のみをエッチング除去してコンタクトホ
ールを形成し、アルミ配線により各領域を結線するよう
にしたので、既存の製造プロセスにより形成することが
できる効果がある。
【図１】この発明の一実施例による半導体装置の構造を
示す構造断面図である。
示す構造断面図である。
【図２】この発明の一実施例による半導体装置の製造工
程を示す工程断面図である。
程を示す工程断面図である。
【図３】この発明の一実施例による半導体装置の製造工
程を示す工程断面図である。
程を示す工程断面図である。
【図４】この発明の一実施例による半導体装置の製造工
程を示す工程断面図である。
程を示す工程断面図である。
【図５】この発明の一実施例による半導体装置の製造工
程を示す工程断面図である。
程を示す工程断面図である。
【図６】この発明の一実施例による半導体装置の製造工
程を示す工程断面図である。
程を示す工程断面図である。
【図７】この発明の一実施例による半導体装置の製造工
程を示す工程断面図である。
程を示す工程断面図である。
【図８】この発明の一実施例による半導体装置の製造工
程を示す工程断面図である。
程を示す工程断面図である。
【図９】この発明の一実施例による半導体装置の製造工
程を示す工程断面図である。
程を示す工程断面図である。
【図１０】この発明の一実施例による半導体装置の製造
工程を示す工程断面図である。
工程を示す工程断面図である。
【図１１】この発明の一実施例による半導体装置の製造
工程を示す工程断面図である。
工程を示す工程断面図である。
【図１２】この発明の一実施例による半導体装置の製造
工程を示す工程断面図である。
工程を示す工程断面図である。
【図１３】この発明の他の実施例による半導体装置の製
造工程を示す工程断面図である。
造工程を示す工程断面図である。
【図１４】この発明の他の実施例による半導体装置の製
造工程を示す工程断面図である。
造工程を示す工程断面図である。
【図１５】従来の半導体装置の構造を示す断面図であ
る。
る。
【図１６】従来のインバータ回路の回路構成を示す回路
図である。
図である。
１ シリコン基板
２ Ｐウェル
３ Ｎウェル
４ 素子分離領域
５ 寄生チャネル防止用イオン
６ ゲート酸化膜
７ 多結晶シリコン
８ Ｎチャネルトランジスタのソース領域
９ Ｐチャネルトランジスタのソース領域
１０ 層間絶縁膜
１１ コンタクト・ホール
１２ アルミ配線
１８ ゲート電極領域
２７ Ｎチャネルトランジスタのドレイン領域
２９ Ｐチャネルトランジスタのドレイン領域
Claims (6)
- 【請求項１】 一対のＰチャネルトランジスタとＮチャ
ネルトランジスタとにより形成されたインバータ回路を
備えた半導体装置において、 半導体基板の主面に対して垂直方向に積層した上記Ｐチ
ャネルあるいはＮチャネルの各トランジスタのソース，
チャネル及びドレインと、 上記インバータ回路を構成する上記Ｐチャネルトランジ
スタとＮチャネルトランジスタとの向かい合うチャネル
の側面に上記半導体基板の主面に対して垂直方向に積層
した絶縁膜及びゲート電極とを備えたことを特徴とする
半導体装置。 - 【請求項２】 上記ＮチャネルあるいはＰチャネルの各
トランジスタのソース，チャネル，ドレインは、基板上
に素子分離領域及びゲート電極を形成し、Ｐ型，Ｎ型シ
リコンが交互に三層積層されたものであることを特徴と
する請求項２記載の半導体装置。 - 【請求項３】 シリコン半導体基板上に一対のＰチャネ
ルトランジスタとＮチャネルトランジスタとにより形成
されたインバータ回路を有する半導体装置を製造する方
法において、 上記半導体基板上にＮチャネル及びＰチャネルトランジ
スタのソース領域を形成し、Ｎ型のエピタキシャルシリ
コン層を成長させ、ＰウェルとＮウェルとを形成した
後、素子分離領域及びゲート電極領域を形成する工程
と、 該素子分離領域及びゲート電極領域を半導体基板の主面
に対して、垂直方向にエッチングし、ここに絶縁膜を埋
設形成する工程と、 上記Ｎチャネル及びＰチャネルトランジスタのソースを
形成するためのソースウォールを形成し、拡散を行いＮ
チャネル及びＰチャネルトランジスタのソースを形成す
る工程と、 ゲート電極領域の絶縁膜をソースよりも深くエッチング
し、ゲート酸化膜を熱酸化で形成し、ゲート電極をシリ
コン主面よりも落ち込むように形成する工程と、 上記Ｐウェル及びＮウェルにＮチャネル及びＰチャネル
トランジスタのドレインを形成する工程と、 上記ゲート酸化膜上に層間絶縁膜を積層し、Ｎチャネル
及びＰチャネルトランジスタのソース，ドレイン，ゲー
トの各領域の層間絶縁膜のみをエッチング除去してコン
タクトホールを形成し、アルミ配線により各領域の結線
を行う工程とを備えたことを特徴とする半導体装置の製
造方法。 - 【請求項４】 上記ＮチャネルあるいはＰチャネルの各
トランジスタのソース，チャネル，ドレインは、Ｎ型，
Ｐ型の各イオン種を注入，拡散することにより形成する
ことを特徴とする請求項３記載の半導体装置の製造方
法。 - 【請求項５】 上記各イオン種の注入は、ソース，チャ
ネル，ドレインにつき異なる加速電圧により行うことを
特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項６】 上記ゲート酸化膜の形成は、ゲート酸化
膜を形成する箇所に酸素イオンを注入してアニールする
ことによって形成することを特徴とする請求項３記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3208589A JP2983083B2 (ja) | 1991-07-23 | 1991-07-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3208589A JP2983083B2 (ja) | 1991-07-23 | 1991-07-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529560A true JPH0529560A (ja) | 1993-02-05 |
| JP2983083B2 JP2983083B2 (ja) | 1999-11-29 |
Family
ID=16558697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3208589A Expired - Lifetime JP2983083B2 (ja) | 1991-07-23 | 1991-07-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2983083B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005538537A (ja) * | 2002-07-15 | 2005-12-15 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 電界効果トランジスタ、その使用、およびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635554A (ja) * | 1986-06-25 | 1988-01-11 | Matsushita Electric Works Ltd | 相補形ｍｏｓ半導体装置 |
| JPS63194353A (ja) * | 1987-02-06 | 1988-08-11 | Matsushita Electric Works Ltd | 半導体装置 |
| JPS63239973A (ja) * | 1986-10-08 | 1988-10-05 | テキサス インスツルメンツ インコーポレイテツド | 集積回路およびその製造方法 |
-
1991
- 1991-07-23 JP JP3208589A patent/JP2983083B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635554A (ja) * | 1986-06-25 | 1988-01-11 | Matsushita Electric Works Ltd | 相補形ｍｏｓ半導体装置 |
| JPS63239973A (ja) * | 1986-10-08 | 1988-10-05 | テキサス インスツルメンツ インコーポレイテツド | 集積回路およびその製造方法 |
| JPS63194353A (ja) * | 1987-02-06 | 1988-08-11 | Matsushita Electric Works Ltd | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005538537A (ja) * | 2002-07-15 | 2005-12-15 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 電界効果トランジスタ、その使用、およびその製造方法 |
| US7786530B2 (en) | 2002-07-15 | 2010-08-31 | Infineon Technologies Ag | Vertical field-effect transistor |
| JP2012109588A (ja) * | 2002-07-15 | 2012-06-07 | Infineon Technologies Ag | 電界効果トランジスタ、その使用、およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2983083B2 (ja) | 1999-11-29 |
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