JPH05297828A - 多階調アクティブマトリックス液晶駆動回路 - Google Patents

Abstract

(57)【要約】 【目的】階調数の増大に伴う回路の大規模化を抑制す
る。 【構成】基準電圧源５０Ｂは、上位２ビットの値に対応
した固定基準電圧ＶＨ１〜ＶＨ５と、下位２ビットの変
数に対応した階段状に周期的変化する変動基準電圧ＶＬ
とを、加算器Ａ１〜Ａ４で加算した４つの基準電圧Ｖ１
〜Ｖ５を生成する。レジスタ２３ｉ（ｉ＝１〜４）の上
位２ビットで、デコーダ２４ｉを介しセレクタ２５ｉを
制御して基準電圧Ｖ１〜Ｖ５の何れかを選択し、これを
サンプルホールド回路２８ｉに供給し、カウンタ５２の
計数値がレジスタ２３ｉの下位２ビットに等しくなった
後に、サンプルホールド回路２８ｉをホールド状態にす
る。これにより、レジスタ２３ｉの階調表示データに対
応した電圧がサンプルホールド回路２８ｉに保持され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多階調アクティブマト
リックス液晶駆動回路に関する。

【０００２】

【従来の技術】薄膜トランジスタ（ＴＦＴ）を用いたア
クティブマトリックス駆動方式の液晶表示装置は、表示
速度が比較的速く、しかも表示品質が優れている。

【０００３】図１３は、従来の多階調アクティブマトリ
ックス液晶駆動回路を示す。説明の簡単化のために、図
１３では液晶表示パネル１０を４×４画素のモノクロ表
示としている。

【０００４】液晶表示パネル１０のデータラインＸ１〜
Ｘ４には、データドライバ２０Ａの出力端から１行分の
表示データが同時に供給され、液晶表示パネル１０の走
査ラインＹ１〜Ｙ４には、走査ドライバ３０の出力端か
ら行選択信号が線順次に供給される。データドライバ２
０Ａ及び走査ドライバ３０は、制御回路４０Ａにより制
御される。制御回路４０Ａは、外部からの水平同期信号
ＨＳ、垂直同期信号ＶＳ及びクロックＣＫに基づいて、
各種制御信号を生成する。

【０００５】液晶表示パネル１０は、図１４に示す如
く、液晶画素Ｃｉｊ（ｉ＝１〜４、ｊ＝１〜４）の一端
電極が共通にされ、他端電極が薄膜トランジスタＱｉｊ
を介してデータラインＸｊに接続されている。薄膜トラ
ンジスタＱｉｊのゲートは、走査ラインＹｉに接続され
ている。

【０００６】図１３において、データドライバ２０Ａ
は、サンプルパルスＳＰ１〜ＳＰ４を生成するシフトレ
ジスタ２１と、２段のバッファ用レジスタ２２１〜２２
４及び２３１〜２３４と、レジスタ２３１〜２３４の内
容をアナログ変換するデコーダ２４１〜２４４及びセレ
クタ２５１〜２５４を備えている。

【０００７】シフトレジスタ２１は、水平同期信号ＨＳ
と同一周期の初期パルスＴ１を、シリアルデータ入力端
で受け取り、これを、クロックＣＫをバッファゲートに
通したクロックＣＫ１でシフトさせ、各ビットからサン
プルパルスＳＰ１〜ＳＰ４を順に出力する。

【０００８】制御回路４０Ａは、並列Ｎビットのデジタ
ル映像信号Ｄ１〜ＤＮを受け取り、これをデジタル映像
信号ＤＴ１〜ＤＴＮとしてレジスタ２２１〜２２４に供
給する。デジタル映像信号ＤＴ１〜ＤＴＮは、サンプル
パルスＳＰ１〜ＳＰ４のタイミングでレジスタ２２１〜
２２４に順に書き込まれ、保持される。レジスタ２２１
〜２２４に１ライン分の表示データが保持された後に、
水平同期信号ＨＳと同一周期のサンプルパルスＴ２のタ
イミングで、レジスタ２２１〜２２４の内容がそれぞれ
レジスタ２３１〜２３４に書き込まれ、１水平行選択時
間（１水平走査時間）の間保持される。この間、レジス
タ２２１〜２２４に次のラインの表示データが上記同様
にして保持される。

【０００９】レジスタ２３１〜２３４の内容はそれぞれ
デコーダ２４１〜２４４でデコードされる。このデコー
ダ２４ｉ（ｉ＝１〜４）の出力により、セレクタ２５ｉ
のアナログスイッチＳｉ１〜Ｓｉ５の何れか１つが選択
的にオンされる。アナログスイッチＳｉ１〜Ｓｉ５の一
端にはそれぞれ、外部の基準電圧源５０Ａからの互いに
異なる基準電圧Ｖ１〜Ｖ４が供給される。アナログスイ
ッチＳｉ１〜Ｓｉ４の他端は、互いに共通に液晶表示パ
ネル１０のデータラインＸｉに接続されている。したが
って、データラインＸ１〜Ｘ４にはレジスタ２３１〜２
３４の内容に応じた多階調表示電圧が印加される。

【００１０】一方、走査ドライバ３０は、バッファゲー
ト３１〜３４とシフトレジスタ３５とを備えており、シ
フトレジスタ３５の各ビットの出力端にバッファゲート
３１〜３４の入力端が接続されている。バッファゲート
３１〜３４の出力端はそれぞれ、液晶表示パネル１０の
走査ラインＹ１〜Ｙ４に接続されている。シフトレジス
タ３５は、垂直同期信号ＶＳと同一周期の初期パルスＴ
３がシリアルデータ入力端に供給され、これを水平同期
信号ＨＳと同一周期のクロックＣＫ２でシフトさせる。

【００１１】最初、薄膜トランジスタＱ１１〜Ｑ１４が
オン、薄膜トランジスタＱ２１〜Ｑ４４がオフにされ、
第１行の液晶画素Ｃ１１〜Ｃ１４にレジスタ２３１〜２
３４の内容に応じた１行分の階調表示電圧が書き込まれ
る。以下同様にして、液晶表示パネル１０に線順次に階
調表示電圧が書き込まれる。

【００１２】

【発明が解決しようとする課題】図１３では４×４画素
としたが、実際には通常６４０×４８０画素であり、さ
らに、Ｒ（赤）、Ｇ（緑）及びＢ（緑）の各々について
６４階調表示するフルカラー液晶表示装置においては、
基準電圧源５０Ａの出力電圧数は６４、この出力電圧を
選択するセレクタのアナログスイッチの個数は６４×３
×６４０＝１２２８８０となり、データドライバ２０Ａ
の回路が大規模となって、必要なＬＳＩの個数が増大す
る。

【００１３】本発明の目的は、このような問題点に鑑
み、階調数の増大に伴う回路の大規模化を抑制すること
ができる多階調アクティブマトリックス液晶駆動回路を
提供することにある。

【００１４】

【課題を解決するための手段及びその作用】本発明に係
る多階調アクティブマトリックス液晶駆動回路を、実施
例図中の対応する構成要素の符号を引用して説明する。

【００１５】本発明は、例えば図１４に示すように液晶
画素Ｃ１１〜Ｃ４４の一端電極が共通にされ他端電極が
スイッチ素子Ｑ１１〜Ｑ４４を介してデータラインＸ１
〜Ｘ４に接続され、データラインＸ１〜Ｘ４にクロスす
る走査ラインＹ１〜Ｙ４にスイッチ素子Ｑ１１〜Ｑ４４
の制御入力端が接続された液晶表示パネル１０を駆動し
て多階調表示させる多階調アクティブマトリックス液晶
駆動回路において、例えば図１〜図３に示す如く、階調
表示データが格納される記憶手段２３１〜２３４と、上
位ｐビットの値ｉと下位ｑビットの変数の和に対応し
た、階段状に周期的変化する第ｉ基準電圧Ｖｉを、ｉ＝
１〜ｎの各々に対応してｎ個並列出力する基準電圧源５
０Ｂと、コンデンサ２８１ｂ〜２８４ｂと、該基準電圧
の出力電圧を選択しコンデンサ２８１ｂ〜２８４ｂと導
通させるために該基準電圧の出力端とコンデンサ２８１
ｂ〜２８４ｂとの間に接続された選択手段２５１〜２５
４と、選択手段２５１〜２５４を制御して、記憶手段２
３１〜２３４の上位ｐビットの値に対応した第ｉ基準電
圧Ｖｉを選択させる第１選択制御手段２４１〜２４４
と、第ｉ基準電圧Ｖｉの変化と記憶手段２３１〜２３４
の下位ｑビットの値に基づいて、選択された第ｉ基準電
圧Ｖｉが記憶手段２３１〜２３４の内容に対応した電圧
になったことを検出し、第ｉ基準電圧Ｖｉが次の電圧に
変化する前にコンデンサ２８１ｂ〜２８４ｂに対する充
放電を停止させる第２選択制御手段２６１〜２６４、２
７１〜２７４と、該オフ後のコンデンサ２８１ｂ〜２８
４ｂの端子間電圧をサンプリングして保持しこれをデー
タラインＸ１〜Ｘ４に印加するサンプルホールド回路２
９１〜２９４とを備えている。

【００１６】例えば、階調数が６４、ｐ＝３、ｑ＝３の
場合、基準電圧源５０Ｂの出力電圧数及びこの出力電圧
を選する選択手段２５１〜２５４のアナログスイッチの
個数はいずれも従来の１／８で足りる。また、階調数が
１６、ｐ＝２、ｑ＝２の場合、基準電圧源５０Ｂの出力
電圧数及びこの出力電圧を選する選択手段２５１〜２５
４のアナログスイッチの個数はいずれも従来の１／４で
足りる。このように、本発明によれば、階調数の増大に
伴う回路の大規模化を抑制することができる。したがっ
て、必要なＬＳＩドライバの個数を低減することができ
る。

【００１７】本発明の第１態様では、基準電圧源５０Ｂ
は、例えば図３に示すように階段状に上昇し周期的変化
する第ｉ基準電圧Ｖｉを、ｉ＝１〜ｎの各々に対応して
ｎ個並列出力する。

【００１８】この場合、第２制御手段２６１〜２６４、
２７１〜２７４の構成が簡単になる。

【００１９】本発明の第２態様では、基準電圧源５０Ｃ
は、例えば図５に示すように下降し周期的変化する第ｉ
基準電圧Ｖｉを、ｉ＝１〜ｎの各々に対応してｎ個並列
出力する。この下降は、階段状である必要はない。

【００２０】この構成の場合、コンデンサ２８１ｂ〜２
８４ｂへの書込みをより高速に行うことが可能となる。
換言すれば、図２の選択手段２５１〜２５４を構成する
アナログスイッチのオン抵抗を大きくしてもよく、選択
手段２５１〜２５４のチップ所要面積を狭くすることが
できる。

【００２１】本発明の第３態様では、例えば図２又は図
３に示す如く、基準電圧源５０Ｂ又は５０Ｃは、上位ｐ
ビットの値ｉに対応した第ｉ固定基準電圧を、ｉ＝１〜
ｎの各々に対応してｎ個並列出力する固定基準電圧源Ｈ
１〜Ｈ４５０Ｂと、下位ｑビットの変数に対応した、階
段状に周期的変化する変動基準電圧を出力する変動基準
電圧源５２、５３と、該第ｉ固定基準電圧と該変動基準
電圧とを演算しその結果を第ｉ基準電圧Ｖｉとして出力
する、ｉ＝１〜ｎの各々に対応した演算器Ａ１〜Ａ４又
はＳ１〜Ｓ４とを備えている。

【００２２】本発明の第４態様では、例えば図６に示す
如く、基準電圧源５０Ｄは、クロックＣＫ３を計数する
第ｉカウンタ５２ｉと、第ｉカウンタ５２ｉの計数値を
アナログ電圧に変換する第ｉＤ／Ａ変換器５３ｉと、上
位ｐビットの値ｉに対応した固定値を第ｉカウンタ５２
ｉにロードさせる第ｉプリセッタ５４ｉとを、ｉ＝１〜
ｎなるｎ組備え、クロックＣＫ３は各組について共通で
ある。

【００２３】本発明の第５態様では、例えば図１及び図
２に示す如く、選択手段２５１〜２５４とコンデンサ２
８１ｂ〜２８４ｂとの間をオン／オフ状態にするアナロ
グスイッチ２８１ｃ〜２８４ｃを有し、第２選択制御手
段２６１〜２６４、２７１〜２７４は、アナログスイッ
チ２８１ｃ〜２８４ｃをオフにすることによりコンデン
サ２８１ｂ〜２８４ｂに対する充放電を停止させる。

【００２４】この場合、第２選択制御手段２６１〜２６
４、２７１〜２７４の構成が簡単になる。

【００２５】本発明の第６態様では、第２選択制御手段
２６１〜２６４、２７１〜２７４、２４１ｃ〜２４１ｆ
は、例えば図７〜図９に示す如く、第１選択制御手段２
４１Ａ〜２４４Ａの出力を許可／禁止するゲート回路２
４１ｃ〜２４１ｆを有し、ゲート回路２４１ｃ〜２４１
ｆを該禁止の状態に制御することにより制御手段２５１
〜２５４をオフにしてコンデンサ２８１ｂ〜２８４ｂに
対する充放電を停止させる。

【００２６】この構成の場合、上記第５態様のアナログ
スイッチ２８１ｃ〜２８４ｃが接続されていないので、
コンデンサ２８１ｂ〜２８４ｂに対する充放電速度が図
２の場合の２倍になる。換言すれば、制御手段２５１〜
２５４のオン抵抗を図２の場合よりも２倍大きくするこ
とができ、したがって、制御手段２５１〜２５４を小型
にしてそのチップ所要面積を図２の場合の半分にするこ
とができる。

【００２７】本発明の第７態様では、第２選択制御手段
２６１〜２６４、２７１〜２７４、２４１ｆは、例えば
図９及び図１０に示す如く、記憶手段２３１〜２３４の
上位ｐビットをクリアし、このときの第１選択制御手段
２４１Ｂ〜２４４Ｂの出力を許可／禁止するゲート回路
２４１ｆを備えてゲート回路２４１ｃ〜２４１ｆを該禁
止の状態に制御することにより、コンデンサ２８１ｂ〜
２８４ｂに対する充放電を停止させる。

【００２８】この場合、第６態様よりも構成が簡単にな
る。

【００２９】本発明の第８態様では、変動基準電圧源５
２、５３は、例えば図１及び図２に示す如く、クロック
ＣＫ３を計数するカウンタ５２と、カウンタ５２の計数
値をアナログ電圧に変換するＤ／Ａ変換器５３とを有
し、第２選択制御手段２６１〜２６４、２７１〜２７４
は、記憶手段２３１〜２３４の下位ｑビットの値とカウ
ンタ５２の計数値とを比較し両値が一致したことを検出
することにより、選択された第ｉ基準電圧Ｖｉが記憶手
段２３１〜２３４の内容に対応した電圧になったことを
検出するコンパレータ２６１〜２６４と、記憶手段２３
１〜２３４への書き込みに同期してセットされ、該一致
検出後にリセットされ、セット／リセットの状態に応じ
てコンデンサ２８１ｂ〜２８４ｂに対する充放電のオン
／オフを制御するフリップフロップ２７１〜２７４とを
有する、。

【００３０】この場合、変動基準電圧源のカウンタ５２
の計数値を第２選択制御手段２６１〜２６４、２７１〜
２７４で使用するので、構成が簡単になる。

【００３１】本発明の第９態様では、上変動基準電圧源
５２、５３は、例えば図２に示す如く、クロックＣＫ３
を計数する第１カウンタ５２と、第１カウンタ５２の計
数値をアナログ電圧に変換するＤ／Ａ変換器５３とを有
し、記憶手段の下位ｑビットは、例えば図１２に示す如
く、クロックＣＫ３を計数する第２カウンタ２６１ａ〜
２６４ａであり、第２選択制御手段は、第２カウンタ２
６１ａ〜２６４ａの内容が所定値になったことを検出す
ることにより、選択された第ｉ基準電圧Ｖｉが記憶手段
２３１〜２３４への書き込み直後の内容に対応した電圧
になったことを検出する一致検出回路２６１ｂ〜２６４
ｂと、記憶手段２３１Ｈ〜２３４Ｈ、２６１ａ〜２６４
ａへの書き込みに同期してセットされ、該一致検出後に
リセットされ、セット／リセットの状態に応じてコンデ
ンサ２８１ｂ〜２８４ｂ（図２）に対する充放電のオン
／オフを制御するフリップフロップ２７１〜２７４とを
有する、。

【００３２】この場合、記憶手段の下位ｑビットを第２
カウンタ２６１ａ〜２６４ａで構成し、その計数値を第
２制御手段で用いているので、第２選択手段２６１ｂ〜
２６４ｂ、２７１〜２７４の構成が簡単になる。

【００３３】

【実施例】以下、図面に基づいて本発明の実施例を説明
する。

【００３４】［第１実施例］図１は、第１実施例の多階
調アクティブマトリックス液晶駆動回路を示す。図２
は、図１の回路の要部構成を示す。図１３及び図１４と
同一構成要素には、同一符号を付してその説明を省略す
る。図１３及び図１４では、階調数２^Nが４の場合を説
明したが、この第１実施例では、階調数２^Nが１６の場
合を説明する。

【００３５】図１において、データドライバ２０Ｂのレ
ジスタ２２１〜２２４及び２３１〜２３４は各々４ビッ
ト構成となっている。以下、例えばレジスタ２３１の上
位２ビット及び下位２ビットをそれぞれ２３１Ｈ及び２
３１Ｌで表す。

【００３６】上位レジスタ２３１Ｈ〜２３４Ｈの出力は
それぞれデコーダ２４１〜２４４に供給されてデコード
され、その結果がセレクタ２５１〜２５４に供給されて
図２に示すアナログスイッチＳ１１〜Ｓ１４、Ｓ２１〜
Ｓ２４、Ｓ３１〜Ｓ３４及びＳ４１〜Ｓ４４がオン・オ
フ制御される。すなわち、アナログスイッチＳｉ１〜Ｓ
ｉ４（ｉ＝１〜４）において、上位レジスタ２３ｉＨの
内容が０のときアナログスイッチＳｉ１のみがオンにな
り、上位レジスタ２３ｉＨの内容が１のときアナログス
イッチＳｉ２のみがオンになり、上位レジスタ２３ｉＨ
の内容が２のときアナログスイッチＳｉ３のみがオンに
なり、上位レジスタ２３ｉＨの内容が３のときアナログ
スイッチＳｉ４のみがオンになる。

【００３７】一方、基準電圧源５０Ｂは、図２に示す如
く、基準電圧合成回路５１Ａと、カウンタ５２と、Ｄ／
Ａ変換器５３とからなる。基準電圧合成回路５１Ａは、
固定基準電圧ＶＨ１〜ＶＨ４を出力する固定基準電圧源
Ｈ１〜Ｈ４と、固定基準電圧ＶＨ１〜ＶＨ４のそれぞれ
を変動基準電圧ＶＬと加算して基準電圧Ｖ１〜Ｖ４を出
力する加算器Ａ１〜Ａ４とからなる。

【００３８】固定基準電圧ＶＨ１〜ＶＨ４は、上位レジ
スタ２３ｉＨ（ｉ＝１〜４）の内容０〜３に対応してお
り、それぞれ例えば２．０Ｖ、２．８Ｖ、３．６Ｖ及び
４．４Ｖである。変動基準電圧ＶＬは、下位レジスタ２
３ｉＬの内容０〜３に対応しており、例えば図３に示す
ように０．０Ｖ、０．２Ｖ、０．４Ｖ、０．６Ｖの順に
階段状に変化する電圧である。

【００３９】この変動基準電圧ＶＬは、カウンタ５２で
制御回路４０ＢからのクロックＣＫ３を計数し、その計
数値をＤ／Ａ変換器５３でアナログ変換することにより
得られる。カウンタ５２は、制御回路４０Ｂからのパル
スＴ２のタイミングでゼロクリアされる。カウンタ５２
及びＤ／Ａ変換器５３はそれぞれ２ビットであり、これ
らの構成は簡単である。

【００４０】加算器Ａ１〜Ａ４の出力基準電圧Ｖ１〜Ｖ
４はそれぞれ、図３に示す如く２．０〜２．６、２．８
〜３．４、３．６〜４．２、４．４〜５．０Ｖの範囲
で、０．２Ｖ刻みで階段状に変化する。

【００４１】セレクタ２５ｉ（ｉ＝１〜４）は、アナロ
グスイッチＳｉ１〜Ｓｉ４の一端がそれぞれ加算器Ａ１
〜Ａ４の出力端に接続され、アナログスイッチＳｉ１〜
Ｓｉ４の他端が共通にサンプルホールド回路２８ｉの入
力端に接続されている。

【００４２】サンプルホールド回路２８ｉは、ボルテー
ジホロア２８ｉａの入力端にコンデンサ２８ｉｂの一端
及びアナログスイッチ２８ｉｃの一端が接続され、コン
デンサ２８ｉｂの他端がグランド線に接続されており、
アナログスイッチ２８ｉｃの他端及びボルテージホロア
２８１ａの出力端がそれぞれサンプルホールド回路２８
ｉの入力端及び出力端となっている。サンプルホールド
回路２８ｉの出力端は、サンプルホールド回路２９ｉの
入力端に接続されている。サンプルホールド回路２９ｉ
は、サンプルホールド回路２８ｉと同一構成であり、ボ
ルテージホロア２９ｉａの入力端にコンデンサ２９ｉｂ
の一端及びアナログスイッチ２９ｉｃの一端が接続さ
れ、コンデンサ２９ｉｂの他端がグランド線に接続され
ており、アナログスイッチ２９ｉｃの他端及びボルテー
ジホロア２９１ａの出力端がそれぞれサンプルホールド
回路２９ｉの入力端及び出力端となっている。

【００４３】アナログスイッチ２８ｉｃは、図１に示す
フリップフロップ２７ｉから出力される制御信号ＬＮｉ
の１／０によりオン／オフ制御される。このフリップフ
ロップ２７ｉは、制御回路４０Ｂからの、水平同期信号
ＨＳと同一周期のパルスＴ４によりセットされる。パル
スＴ４はパルスＴ２とほぼ同一であり、図３ではパルス
Ｔ２と同一になっている。フリップフロップ２７ｉは次
のようにしてリセットされる。すなわち、コンパレータ
２６ｉの一方の入力端に下位レジスタ２３ｉＬの内容が
供給され、コンパレータ２６ｉの他方の入力端にカウン
タ５２の計数値ＣＮが供給される。コンパレータ２６ｉ
は、通常は‘０’を出力し、両入力値の一致を検出した
とき‘１’を出力する。フリップフロップ２７ｉはこの
‘１’が‘０’に遷移する際にリセットされる。

【００４４】一方、サンプルホールド回路２９１〜２９
４のアナログスイッチ２９１ｃ〜２９４ｃは、制御回路
４０Ｂからの、水平同期信号ＨＳと同一周期の制御パル
スＴ５の１／０によりオン／オフ制御される。サンプル
ホールド回路２９１〜２９４の出力端はそれぞれ、液晶
表示パネル１０のデータラインＸ１〜Ｘ４に接続されて
いる。

【００４５】他の点は、図１３と同一構成である。

【００４６】次に、上記の如く構成された第１実施例の
動作を、図３に基づいて説明する。

【００４７】シフトレジスタ２１は、水平同期信号ＨＳ
のタイミングで生成される初期パルスＴ１を、シリアル
データ入力端で受け取り、これをクロックＣＫ１でシフ
トさせ、各ビットからサンプルパルスＳＰ１〜ＳＰ４を
順に出力する。

【００４８】制御回路４０Ｂは、並列Ｎビットのデジタ
ル映像信号Ｄ１〜ＤＮを受け取り、これをデジタル映像
信号ＤＴ１〜ＤＴＮとしてレジスタ２２１〜２２４に供
給する。デジタル映像信号ＤＴ１〜ＤＴＮは、サンプル
パルスＳＰ１〜ＳＰ４のタイミングでレジスタ２２１〜
２２４に順に書き込まれ、保持される。

【００４９】レジスタ２２１〜２２４に１ライン分の表
示データが保持された後に、水平同期信号ＨＳと同一周
期のサンプルパルスＴ２のタイミングで、レジスタ２２
１〜２２４の内容がそれぞれレジスタ２３１〜２３４に
書き込まれ、１水平行選択時間の間保持される。この
間、レジスタ２２１〜２２４に次のラインの表示データ
が上記同様にして保持される。

【００５０】上位レジスタ２３１Ｈ〜２３４Ｈの内容は
それぞれデコーダ２４１〜２４４でデコードされ、その
結果でセレクタ２５１〜２５４が制御され、基準電圧合
成回路５１Ａの出力電圧がセレクタ２５１〜２５４を介
しサンプルホールド回路２８１〜２８４に供給される。

【００５１】一方、上記パルスＴ２のタイミングで、カ
ウンタ５２の内容がクリアされてＣＮ＝０、ＶＬ＝０と
なり、基準電圧合成回路５１Ａの出力基準電圧Ｖ１〜Ｖ
４がそれぞれ固定基準電圧ＶＨ１〜ＶＨ４に等しくな
る。

【００５２】例えば上位レジスタ２３１Ｈ〜２３４Ｈの
内容がそれぞれ１０進数１、２、０及び３であるとす
と、図２においてＳ１２、Ｓ２３、アナログスイッチＳ
３１及びＳ４４がオンになり、サンプルホールド回路２
８１〜２８４にはそれぞれ２．８Ｖ、３．６Ｖ、２．０
Ｖ及び４．４Ｖが供給される。水平同期信号ＨＳと同一
周期のパルスＴ４のタイミングでフリップフロップ２７
１〜２７４がセットされて、アナログスイッチ２８１ｃ
〜２８４ｃがオンになり、アナログスイッチのオン抵抗
とコンデンサの容量の積を時定数とする立ち上りでコン
デンサ２８１ｂ〜２８４ｂが充電される。

【００５３】コンデンサ２８１ｂ〜２８４ｂの端子間電
圧がそれぞれほぼ上記２．８Ｖ、３．６Ｖ、２．０Ｖ及
び４．４Ｖになった後に、クロックＣＫ３により計数値
ＣＮがカウントアップする。計数値ＣＮが下位レジスタ
２３ｉＬ（ｉ＝１〜４）の内容に等しくなると、コンパ
レータ２６ｉから一致信号が出力される。次のクロック
ＣＫ３の計数によりコンパレータ２６ｉからの一致信号
が立ち下がるとき、フリップフロップ２７ｉがリセット
されてアナログスイッチ２８ｉｃがオフになる。これに
より、上位レジスタ２３ｉＨの内容に対応した固定基準
電圧ＶＨ１〜ＶＨ４の何れかの電圧と下位レジスタ２３
ｉＬの内容に対応した変動基準電圧ＶＬとの和の電圧が
コンデンサ２８ｉｂに保持される。

【００５４】サンプルホールド回路２８１〜２８４に保
持された電圧Ｖ２８１〜Ｖ２８４は、水平同期信号ＨＳ
と同一周期の制御パルスＴ５のタイミングでそれぞれサ
ンプルホールド回路２９１〜２９４に書き込まれ、１水
平行選択時間の間保持されて液晶表示パネル１０のデー
タラインＸ１〜Ｘ４に供給される。この間、上記同様に
して、サンプルホールド回路２８１〜２８４に次の１ラ
イン分の階調表示電圧が保持される。

【００５５】本第１実施例によれば、１６階調表示を行
うのに基準電圧源５０Ａの出力電圧数が従来の１／４で
ある４で足り、したがって、セレクタ２５１〜２５４を
構成するアナログスイッチの本数を従来の１／４にする
ことができ、階調数の増加によるデータドライバ２０Ｂ
の回路規模の増大が抑制され、必要なＬＳＩドライバの
個数を低減することができる。

【００５６】なお、レジスタ２３ｉの内容と基準電圧源
５０Ｂの出力電圧との関係は、γ補正等を施した非線形
であってもよい。

【００５７】［第２実施例］図４は、第２実施例の基準
電圧源５０Ｃを示す。この基準電圧源５０Ｃでは、基準
電圧合成回路５１Ｂを図２の加算器Ａ１〜Ａ４の代わり
に減算器Ｓ１〜Ｓ４で構成している。固定基準電圧源Ｈ
１〜Ｈ４の出力電圧ＶＨ１〜ＶＨ４は、図２の固定基準
電圧ＶＨ１〜ＶＨ４にそれぞれ変動基準電圧ＶＬの最大
値を加算したものに等しくなっており、減算器Ｓ１〜Ｓ
４でそれぞれ固定基準電圧ＶＨ１〜ＶＨ４から変動基準
電圧ＶＬを減算することにより、図５に示すように階段
状に下降変化する基準電圧Ｖ１〜Ｖ４を生成している。

【００５８】図２のコンデンサ２８１ｂ〜２８４ｂへの
充電時間が不足する場合、基準電圧源５０Ｃを図１の基
準電圧源５０Ａの代わりに用いることにより、コンデン
サ２８１ｂ〜２８４ｂへの書込みを上記第１実施例より
も高速に行うことが可能となる。換言すれば、図２のセ
レクタ２５１〜２５４を構成するアナログスイッチのオ
ン抵抗を第１実施例の場合より大きくしてもよく、セレ
クタ２５１〜２５４のチップ所要面積を狭くすることが
できる。

【００５９】この基準電圧源５０Ｃを図１の基準電圧源
５０Ｂの代わりに用いる場合、図１において例えば、コ
ンパレータ２６１〜２６４の代わりに加算器を用い、下
位レジスタ２３ｉＬ（ｉ＝１〜４）の内容と計数値ＣＮ
との和が２進数‘１００’になったとき、この最上位ビ
ット‘１’をフリップフロップ２７ｉのリセット端子に
供給する構成、又は、下位レジスタ２３ｉＬの代わりに
ダウンカウンタを用い、クロックＣＫ３でこのダウンカ
ウンタの内容をデクリメントし、該ダウンカウンタの内
容が０になったことをノアゲートで検出し、このノアゲ
ートの出力をフリップフロップ２７ｉのリセット端子に
供給する構成とする。

【００６０】他の点は、上記第１実施例と同一である。

【００６１】なお、図２においてカウンタ５２をダウン
カウンタとし、クリアする代わりに初期値３をロードす
る構成としても、図４と同じ基準電圧を生成することが
でき、また、図４においてカウンタ５２をダウンカウン
タとし、クリアする代わりに初期値３をロードする構成
としても、図１と同じ基準電圧を生成することができ
る。また、充電に時間を要するので、変動基準電圧ＶＬ
は、階段状ではなく直線的又は曲線的に下降するもので
あってもよい。この場合、充電速度を速めることが可能
となる。

【００６２】［第３実施例］図６は、第３実施例の基準
電圧源５０Ｄを示す。この基準電圧源５０Ｄは、カウン
タ５２１〜５２４と、Ｄ／Ａ変換器５３１〜５３４と、
プリセッタ５４１〜５４４とを備えている。プリセッタ
５４１〜５４４は単に高レベル電圧線及び低レベル電圧
線からなり、それぞれ、図２の固定基準電圧ＶＨ１〜Ｖ
Ｈ４に対応したデジタル値を出力する。プリセッタ５４
１〜５４４の出力は、パルスＴ２のタイミングでそれぞ
れカウンタ５２１〜５２４にロードされる。カウンタ５
２１〜５２４は、そのクロック入力端に供給されるクロ
ックＣＫ３を計数する。その計数値はそれぞれＤ／Ａ変
換器５３１〜５３４に供給されてアナログ変換され、図
３に示す基準電圧Ｖ１〜Ｖ４が生成される。カウンタ５
２１〜５２４及びＤ／Ａ変換器５３１〜５３４は各々２
ビットであり、構成は簡単である。

【００６３】この基準電圧源５０Ｄは、図１の基準電圧
源５０Ｂに対応しているが、カウンタ５２１〜５２４を
ダウンカウンタとすれば、図４の基準電圧源５０Ｃに対
応した構成となる。

【００６４】［第４実施例］図７は、第４実施例の多階
調アクティブマトリックス液晶駆動回路の第１の要部を
示し、図８はその第２の要部を示す。図１及び図２と同
一構成要素には、同一符号を付してその説明を省略す
る。

【００６５】この回路では、図２のサンプルホールド回
路２８１〜２８４の代わりに、そのアナログスイッチ２
８１ｃ〜２８４ｃを省略したサンプリング回路２８１Ａ
〜２８４Ａを用いている。また、フリップフロップ２７
１〜２７４の出力で、それぞれデコーダ２４１Ａ〜２４
４Ａの出力ゲートを制御している。

【００６６】デコーダ２４１Ａ〜２４４Ａは互いに同一
構成であり、デコーダ２４１Ａは例えば図９に示す如く
構成されている。すなわち、デコーダ２４１Ａは、イン
バータ２４１ａ、２４１ｂ及びアンドゲート２４１ｃ〜
２４１ｆを備えており、制御信号ＬＮ１をアンドゲート
２４１ｃ〜２４１ｆの入力端に共通に供給している。

【００６７】制御信号ＬＮ１が‘１’のときは、デコー
ダ２４１Ａは図１のデコーダ２４１と同様に上位レジス
タ２３１Ｈの出力ビットｄ４及びｄ３をデコードした信
号ＳＮ１〜ＳＮ４を出力する。この状態で制御信号ＬＮ
１を‘０’にすると、信号ＳＮ１〜ＳＮ４が全て‘０’
となり、これによりセレクタ２５１〜２５４の全アナロ
グスイッチがオフになって、図２のアナログスイッチ２
８１ｃ〜２８４ｃを全てオフにしたのと同様になる。

【００６８】この第４実施例では、図７においてセレク
タ２５１〜２５４の出力端にアナログスイッチが接続さ
れていないので、コンデンサ２８１ｂ〜２８４ｂに対す
る充放電速度が図２の場合の２倍になる。換言すれば、
セレクタ２５１〜２５４のオン抵抗を上記第１実施例よ
りも２倍大きくすることができ、したがって、セレクタ
２５１〜２５４のアナログスイッチを小型にしてそのチ
ップ所要面積を図２の場合の半分にすることができる。

【００６９】他の点は上記第１実施例と同一である。

【００７０】［第５実施例］図１０は、第５実施例の多
階調アクティブマトリックス液晶駆動回路の要部を示
す。

【００７１】この回路では、フリップフロップ２７１〜
２７４の出力でそれぞれレジスタ２３１〜２３４の上位
２ビットをゼロクリアし、このときデコーダ２４１Ｂ〜
２４４Ｂの出力の全ビットが‘０’になるように、フリ
ップフロップ２７１〜２７４の出力でデコーダ２４１Ｂ
〜２４４Ｂの出力ゲートを制御している。

【００７２】デコーダ２４１Ｂ〜２４４Ｂは互いに同一
構成であり、デコーダ２４１Ｂは例えば図１１に示す如
く構成されている。すなわち、デコーダ２４１Ｂは、図
９の３入力アンドゲート２４１ｃ〜２４１ｅの代わりに
２入力アンドゲート２４ｇ〜２４ｉを用い、制御信号Ｌ
Ｎ１をアンドゲート２４ｆのみに供給する構成としてい
る。

【００７３】この第５実施例によれば、デコーダ２４１
Ｂ〜２４４Ｂの構成が上記第４実施例の場合よりも簡単
になる。

【００７４】他の点は上記第４実施例と同一である。

【００７５】［第６実施例］図１２は、第６実施例の多
階調アクティブマトリックス液晶駆動回路の要部を示
す。

【００７６】この回路では、図１０の４ビットのレジス
タ２３１〜２３４の代わりに２ビットの上位レジスタ２
３１Ｈ〜２３４Ｈを用い、かつ、図１０のコンパレータ
２６１〜２６４の代わりにダウンカウンタ２６１ａ〜２
６４ａとゼロ検出回路２６１ｂ〜２６４ｂとを用いてい
る。

【００７７】ダウンカウンタ２６１ａ〜２６４ａにはそ
れぞれ、パルスＴ２のタイミングで図１に示すレジスタ
２２１〜２２４の下位２ビットがロードされる。このロ
ードされた値は、クロックＣＫ３でデクリメントされ
る。ダウンカウンタ２６ｉａ（１〜４）の内容が０にな
ると、ゼロ検出回路２６ｉｂの出力が‘０’から‘１’
に遷移する。次のクロックＣＫ３でゼロ検出回路２６ｉ
ｂの出力が‘１’から‘０’に遷移するタイミングで、
フリップフロップ２７ｉがリセットされる。

【００７８】他の点は上記第５実施例と同一である。

【００７９】

【発明の効果】以上説明した如く、本発明に係る多階調
アクティブマトリックス液晶駆動回路によれば、階調数
の増大に伴う回路の大規模化を抑制することができると
いう優れた効果を奏し、必要なＬＳＩドライバの個数低
減に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明の第１実施例の多階調アクティブマトリ
ックス液晶駆動回路図である。

【図２】図１の回路の要部構成図である。

【図３】図１の回路の動作を示すタイムチャートであ
る。

【図４】本発明の第２実施例の基準電圧源の回路図であ
る。

【図５】図４の回路の動作を示す電圧波形図である。

【図６】本発明の第３実施例の基準電圧源の回路図であ
る。

【図７】本発明の第４実施例の多階調アクティブマトリ
ックス液晶駆動回路の第１要部構成図である。

【図８】本発明の第４実施例の多階調アクティブマトリ
ックス液晶駆動回路の第２要部回路図である。

【図９】図８のデコーダの回路図である。

【図１０】本発明の第５実施例の多階調アクティブマト
リックス液晶駆動回路の要部構成図である。

【図１１】図１０のデコーダの回路図である。

【図１２】本発明の第６実施例の多階調アクティブマト
リックス液晶駆動回路の要部構成図である。

【図１３】従来の多階調アクティブマトリックス液晶駆
動回路図である。

【図１４】図１３の液晶表示パネル１０及びセレクタの
回路図である。

【符号の説明】

２０Ａ〜２０Ｃ データドライバ ２２１〜２２４、２３１〜２３４ レジスタ ２４１〜２４４、２４１Ａ〜２４４Ａ、２４１Ｂ〜２４
４Ｂ デコーダ ２５１〜２５４ セレクタ ２６１〜２６４ コンパレータ ２６１ａ〜２６４ａ ダウンカウンタ ２６１ｂ〜２６４ｂ ゼロ検出回路 ２７１〜２７４ フリップフロップ ２８１〜２８４、２９１〜２９４ サンプルホールド回
路 ２８１ａ〜２８４ａ、２９１ａ〜２９４ａ ボルテージ
ホロア ２８１ｂ〜２８４ｂ、２９１ｂ〜２９４ｂ コンデンサ ２８１Ａ〜２８４Ａ サンプリング回路 ５０Ａ〜５０Ｄ 基準電圧源 ５１Ａ、５１Ｂ 基準電圧合成回路 ５２、５２１〜５２４ カウンタ ５３、５３１〜５３４ Ｄ／Ａ変換器 ５４１〜５４４ プリセッタ Ａ１〜Ａ４ 加算器 Ｓ１〜Ｓ４ 減算器 Ｈ１〜Ｈ４ 固定基準電圧源 Ｓ１１〜Ｓ４４、２８１ｃ〜２８４ｃ、２９１ｃ〜２９
４ｃ アナログスイッチ

Claims (10)

【特許請求の範囲】
1. 【請求項１】 液晶画素（Ｃ１１〜Ｃ４４）の一端電極
   が共通にされ他端電極がスイッチ素子（Ｑ１１〜Ｑ４
   ４）を介してデータライン（Ｘ１〜Ｘ４）に接続され、
   該データラインにクロスする走査ライン（Ｙ１〜Ｙ４）
   に該スイッチ素子の制御入力端が接続された液晶表示パ
   ネル（１０）を駆動して多階調表示させる多階調アクテ
   ィブマトリックス液晶駆動回路において、 階調表示データが格納される記憶手段（２３１〜２３
   ４）と、 上位ｐビットの値ｉと下位ｑビットの変数の和に対応し
   た、階段状に周期的変化する第ｉ基準電圧（Ｖｉ）を、
   ｉ＝１〜ｎの各々に対応してｎ個並列出力する基準電圧
   源（５０Ｂ）と、 コンデンサ（２８１ｂ〜２８４ｂ）と、 該基準電圧の出力電圧を選択し該コンデンサと導通させ
   るために該基準電圧の出力端と該コンデンサとの間に接
   続された選択手段（２５１〜２５４）と、 該選択手段を制御して、該記憶手段の上位ｐビットの値
   ｉに対応した該第ｉ基準電圧を選択させる第１選択制御
   手段（２４１〜２４４）と、 該第ｉ基準電圧の変化と該記憶手段の下位ｑビットの値
   に基づいて、選択された該第ｉ基準電圧が該記憶手段の
   内容に対応した電圧になったことを検出し、該第ｉ基準
   電圧が次の電圧に変化する前に該コンデンサに対する充
   放電を停止させる第２選択制御手段（２６１〜２６４、
   ２７１〜２７４）と、 該オフ後の該コンデンサの端子間電圧をサンプリングし
   て保持しこれを該データラインに印加するサンプルホー
   ルド回路（２９１〜２９４）と、 を有することを特徴とする多階調アクティブマトリック
   ス液晶駆動回路。
2. 【請求項２】 前記基準電圧源（５０Ｂ）は、階段状に
   上昇し周期的変化する第ｉ基準電圧（Ｖｉ）を、ｉ＝１
   〜ｎの各々に対応してｎ個並列出力することを特徴とす
   る請求項１記載の多階調アクティブマトリックス液晶駆
   動回路。
3. 【請求項３】 前記基準電圧源（５０Ｃ）は、下降し周
   期的変化する第ｉ基準電圧（Ｖｉ）を、ｉ＝１〜ｎの各
   々に対応してｎ個並列出力することを特徴とする請求項
   １記載の多階調アクティブマトリックス液晶駆動回路。
4. 【請求項４】 前記基準電圧源（５０Ｂ、５０Ｃ）は、
   上位ｐビットの値ｉに対応した第ｉ固定基準電圧を、ｉ
   ＝１〜ｎの各々に対応してｎ個並列出力する固定基準電
   圧源（Ｈ１〜Ｈ４）と、 下位ｑビットの変数に対応した、階段状に周期的変化す
   る変動基準電圧を出力する変動基準電圧源（５２、５
   ３）と、 該第ｉ固定基準電圧と該変動基準電圧とを演算しその結
   果を前記第ｉ基準電圧（Ｖｉ）として出力する、ｉ＝１
   〜ｎの各々に対応した演算器（Ａ１〜Ａ４、Ｓ１〜Ｓ
   ４）と、 を有することを特徴とする請求項２又は３記載の多階調
   アクティブマトリックス液晶駆動回路。
5. 【請求項５】 前記基準電圧源（５０Ｄ）は、 クロック（ＣＫ３）を計数する第ｉカウンタ（５２ｉ）
   と、 該第ｉカウンタの計数値をアナログ電圧に変換する第ｉ
   Ｄ／Ａ変換器（５３ｉ）と、 上位ｐビットの値ｉに対応した固定値を該第ｉカウンタ
   にロードさせる第ｉプリセッタ（５４ｉ）と、 をｉ＝１〜ｎなるｎ組備え、該クロックは各組について
   共通であることを特徴とする請求項２又は３記載の多階
   調アクティブマトリックス液晶駆動回路。
6. 【請求項６】 前記選択手段（２５１〜２５４）と前記
   コンデンサ（２８１ｂ〜２８４ｂ）との間をオン／オフ
   状態にするアナログスイッチ（２８１ｃ〜２８４ｃ）を
   有し、 前記第２選択制御手段（２６１〜２６４、２７１〜２７
   ４）は、該アナログスイッチをオフにすることにより前
   記コンデンサに対する充放電を停止させることを特徴と
   する請求項１記載の多階調アクティブマトリックス液晶
   駆動回路。
7. 【請求項７】 前記第２選択制御手段（２６１〜２６
   ４、２７１〜２７４）は、前記第１選択制御手段（２４
   １Ａ〜２４４Ａ）の出力を許可／禁止するゲート回路
   （２４１ｃ〜２４１ｆ）を有し、該ゲート回路を該禁止
   の状態に制御することにより前記制御手段をオフにして
   前記コンデンサ（２８１ｂ〜２８４ｂ）に対する充放電
   を停止させることを特徴とする請求項１記載の多階調ア
   クティブマトリックス液晶駆動回路。
8. 【請求項８】 前記第２選択制御手段（２６１〜２６
   ４、２７１〜２７４）は、前記記憶手段（２３１〜２３
   ４）の上位ｐビットをクリアし、このときの前記第１選
   択制御手段（２４１Ｂ〜２４４Ｂ）の出力を許可／禁止
   するゲート回路（２４１ｆ）を備えて該ゲート回路を該
   禁止の状態に制御することにより、前記コンデンサ（２
   ８１ｂ〜２８４ｂ）に対する充放電を停止させることを
   特徴とする請求項１記載の多階調アクティブマトリック
   ス液晶駆動回路。
9. 【請求項９】 前記変動基準電圧源（５２、５３）は、 クロック（ＣＫ３）を計数するカウンタ（５２）と、 該カウンタの計数値をアナログ電圧に変換するＤ／Ａ変
   換器（５３）とを有し、 前記第２選択制御手段（２６１〜２６４、２７１〜２７
   ４）は、 前記記憶手段（２３１〜２３４）の下位ｑビットの値と
   該カウンタの計数値とを比較し両値が一致したことを検
   出することにより、選択された前記第ｉ基準電圧（Ｖ
   ｉ）が該記憶手段の内容に対応した電圧になったことを
   検出するコンパレータ（２６１〜２６４）と、 該記憶手段への書き込みに同期してセットされ、該一致
   検出後にリセットされ、セット／リセットの状態に応じ
   て前記コンデンサ（２８１ｂ〜２８４ｂ）に対する充放
   電のオン／オフを制御するフリップフロップ（２７１〜
   ２７４）とを有する、 ことを特徴とする請求項４記載の多階調アクティブマト
   リックス液晶駆動回路。
10. 【請求項１０】 前記変動基準電圧源（５２、５３）
    は、 クロック（ＣＫ３）を計数する第１カウンタ（５２）
    と、 該第１カウンタの計数値をアナログ電圧に変換するＤ／
    Ａ変換器（５３）とを有し、 前記記憶手段の下位ｑビットは該クロックを計数する第
    ２カウンタ（２６１ａ〜２６４ａ）であり、 前記第２選択制御手段は（２６１ｂ〜２６４ｂ、２７１
    〜２７４）、 該第２カウンタの内容が所定値になったことを検出する
    ことにより、選択された前記第ｉ基準電圧（Ｖｉ）が該
    記憶手段への書き込み直後の内容に対応した電圧になっ
    たことを検出する一致検出回路（２６１ｂ〜２６４ｂ）
    と、 該記憶手段への書き込みに同期してセットされ、該一致
    検出後にリセットされ、セット／リセットの状態に応じ
    て前記コンデンサ（２８１ｂ〜２８４ｂ）に対する充放
    電のオン／オフを制御するフリップフロップ（２７１〜
    ２７４）とを有する、 ことを特徴とする請求項４記載の多階調アクティブマト
    リックス液晶駆動回路。