JPH05298067A - 誤り状態信号数計数回路 - Google Patents
誤り状態信号数計数回路Info
- Publication number
- JPH05298067A JPH05298067A JP9998392A JP9998392A JPH05298067A JP H05298067 A JPH05298067 A JP H05298067A JP 9998392 A JP9998392 A JP 9998392A JP 9998392 A JP9998392 A JP 9998392A JP H05298067 A JPH05298067 A JP H05298067A
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- Japan
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- bit
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Abstract
(57)【要約】
【目的】 並列に入力する、誤り状態又は正常状態を示
す１ビットの信号より誤り状態を示す信号数を計数する
誤り状態信号数計数回路に関し、該１ビットの信号が入
力したと同じクロック内で計数し出力する誤り状態信号
数計数回路の提供を目的とする。 【構成】 並列に入力する１ビットの信号の２個ずつを
夫々１ビット半加算器１，２，３，４，５，６に入力
し、該１ビット半加算器１，２，３，４，５，６の２個
ずつの出力を２ビット半加算器１０，１１，１２に入力
する如く、２個の半加算器の出力を桁が１つ多い半加算
器に入力することを、入力する半加算器が１個の５０に
なる迄続く構成とし、該１個の半加算器５０の出力を誤
り状態信号数とする構成とする。
す１ビットの信号より誤り状態を示す信号数を計数する
誤り状態信号数計数回路に関し、該１ビットの信号が入
力したと同じクロック内で計数し出力する誤り状態信号
数計数回路の提供を目的とする。 【構成】 並列に入力する１ビットの信号の２個ずつを
夫々１ビット半加算器１，２，３，４，５，６に入力
し、該１ビット半加算器１，２，３，４，５，６の２個
ずつの出力を２ビット半加算器１０，１１，１２に入力
する如く、２個の半加算器の出力を桁が１つ多い半加算
器に入力することを、入力する半加算器が１個の５０に
なる迄続く構成とし、該１個の半加算器５０の出力を誤
り状態信号数とする構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、通信機器等にて用いら
れる、並列に入力する、誤り状態又は正常状態を示す１
ビットの信号より誤り状態を示す信号数を計数する誤り
状態信号数計数回路の改良に関する。
れる、並列に入力する、誤り状態又は正常状態を示す１
ビットの信号より誤り状態を示す信号数を計数する誤り
状態信号数計数回路の改良に関する。
【０００２】
【従来の技術】図３は従来例の誤り状態信号数計数回路
のブロック図である。図３に示す例は、並列に入力す
る、１の時は誤り状態を示し０の時は正常状態を示す、
８個の１ビットの信号より、誤り状態を示す信号数を計
数する場合の誤り状態信号数計数回路の場合で、並列に
入力する８個の１ビットの信号を、８段シフトレジスタ
６０に入力して直列信号とし、直列信号をカウンタ６１
に順次入力し、カウンタ６１にて１となっている信号の
数をカウントし、カウント値を誤り状態信号数として出
力している。
のブロック図である。図３に示す例は、並列に入力す
る、１の時は誤り状態を示し０の時は正常状態を示す、
８個の１ビットの信号より、誤り状態を示す信号数を計
数する場合の誤り状態信号数計数回路の場合で、並列に
入力する８個の１ビットの信号を、８段シフトレジスタ
６０に入力して直列信号とし、直列信号をカウンタ６１
に順次入力し、カウンタ６１にて１となっている信号の
数をカウントし、カウント値を誤り状態信号数として出
力している。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
誤り状態信号数計数回路は、並列に入力する信号が例え
ば８個の場合は、８段シフトレジスタに入力して直列信
号とし、直列信号をカウンタに順次入力し、カウンタに
て１となっている信号の数をカウントし、カウント値を
誤り状態信号数として出力するので、誤り状態信号数を
出力する迄に８ビット分（８クロック分）の遅延が生
じ、通信機器の同期検出を行う場合等にて、誤り信号数
を遅滞なく計数する必要のある場合に使用出来ない問題
点がある。
誤り状態信号数計数回路は、並列に入力する信号が例え
ば８個の場合は、８段シフトレジスタに入力して直列信
号とし、直列信号をカウンタに順次入力し、カウンタに
て１となっている信号の数をカウントし、カウント値を
誤り状態信号数として出力するので、誤り状態信号数を
出力する迄に８ビット分（８クロック分）の遅延が生
じ、通信機器の同期検出を行う場合等にて、誤り信号数
を遅滞なく計数する必要のある場合に使用出来ない問題
点がある。
【０００４】本発明は、並列に入力する、誤り状態又は
正常状態を示す１ビットの信号より誤り状態を示す信号
数を、該１ビットの信号が入力したと同じクロック内で
計数し出力する誤り状態信号数計数回路の提供を目的と
している。
正常状態を示す１ビットの信号より誤り状態を示す信号
数を、該１ビットの信号が入力したと同じクロック内で
計数し出力する誤り状態信号数計数回路の提供を目的と
している。
【０００５】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図１に示す如く、並列に入力する１ビッ
トの信号の２個ずつを夫々１ビット半加算器１，２，
３，４，５，６に入力し、該１ビット半加算器１，２，
３，４，５，６の２個ずつの出力を２ビット半加算器１
０，１１，１２に入力する如く、２個の半加算器の出力
を桁が１つ多い半加算器に入力することを、入力する半
加算器が１個の５０になる迄続く構成とし、該１個の半
加算器５０の出力を誤り状態信号数とする。
ック図である。図１に示す如く、並列に入力する１ビッ
トの信号の２個ずつを夫々１ビット半加算器１，２，
３，４，５，６に入力し、該１ビット半加算器１，２，
３，４，５，６の２個ずつの出力を２ビット半加算器１
０，１１，１２に入力する如く、２個の半加算器の出力
を桁が１つ多い半加算器に入力することを、入力する半
加算器が１個の５０になる迄続く構成とし、該１個の半
加算器５０の出力を誤り状態信号数とする。
【０００６】
【作用】本発明によれば、並列に入力する１ビットの信
号の２個ずつを夫々１ビット半加算器１，２，３，４，
５，６に入力し、該１ビット半加算器１，２，３，４，
５，６の２個ずつの出力を２ビット半加算器１０，１
１，１２に入力する如く、２個の半加算器の出力を桁が
１つ多い半加算器に入力することを、入力する半加算器
が１個の５０になる迄続く構成とし、該１個の半加算器
５０の出力を誤り状態信号数としているので、誤り状態
信号数の計数は、並列に入力する１ビットの信号が入力
したと同じクロック内で計数し出力する。
号の２個ずつを夫々１ビット半加算器１，２，３，４，
５，６に入力し、該１ビット半加算器１，２，３，４，
５，６の２個ずつの出力を２ビット半加算器１０，１
１，１２に入力する如く、２個の半加算器の出力を桁が
１つ多い半加算器に入力することを、入力する半加算器
が１個の５０になる迄続く構成とし、該１個の半加算器
５０の出力を誤り状態信号数としているので、誤り状態
信号数の計数は、並列に入力する１ビットの信号が入力
したと同じクロック内で計数し出力する。
【０００７】従って、通信機器の同期検出を行う場合等
にて、誤り信号数を遅滞なく計数する必要のある場合に
使用出来る。
にて、誤り信号数を遅滞なく計数する必要のある場合に
使用出来る。
【０００８】
【実施例】図２は本発明の実施例の誤り状態信号数計数
回路のブロック図である。図２も、図３の従来例の場合
と同じく、並列に入力する、１の時は誤り状態を示し０
の時は正常状態を示す、８個の１ビットの信号より、誤
り状態を示す信号数を計数する場合の誤り状態信号数計
数回路の例である。
回路のブロック図である。図２も、図３の従来例の場合
と同じく、並列に入力する、１の時は誤り状態を示し０
の時は正常状態を示す、８個の１ビットの信号より、誤
り状態を示す信号数を計数する場合の誤り状態信号数計
数回路の例である。
【０００９】図２では、２個ずつの１ビットの信号を１
ビット半加算器１〜４の入力端子Ａ，Ｂに入力し、１ビ
ット半加算器１，２の部分和出力端子Ｓの出力を、２ビ
ット半加算器１０の下位桁の入力端子Ａ１，Ｂ１に入力
し、キヤリ端子Ｃｏの出力を、２ビット半加算器１０の
上位桁の入力端子Ａ２，Ｂ２に入力し、又１ビット半加
算器３，４の部分和出力端子Ｓの出力を、２ビット半加
算器１１の下位桁の入力端子Ａ１，Ｂ１に入力し、キヤ
リ端子Ｃｏの出力を、２ビット半加算器１１の上位桁の
入力端子Ａ２，Ｂ２に入力し、２ビット半加算器１０，
１１の最下位桁の部分和出力端子Ｓ１の出力を、３ビッ
ト半加算器２０の最下位桁の入力端子Ａ１，Ｂ１に入力
し、２ビット半加算器１０，１１の最下位桁より１つ上
の桁の部分和出力端子Ｓ２の出力を、３ビット半加算器
２０の最下位桁より１つ上の桁の入力端子Ａ２，Ｂ２に
入力し、２ビット半加算器１０，１１のキヤリ端子Ｃｏ
の出力を３ビット半加算器２０の最上位桁の入力端子Ａ
３，Ｂ３に入力し、３ビット半加算器２０の出力の最下
位桁の部分和出力端子Ｓ１の出力、最下位桁より１つ上
の桁の部分和出力端子Ｓ２の出力、最下位桁より２つ上
の桁の部分和出力端子Ｓ３の出力、キヤリ端子Ｃｏの出
力を誤り状態信号数としている。
ビット半加算器１〜４の入力端子Ａ，Ｂに入力し、１ビ
ット半加算器１，２の部分和出力端子Ｓの出力を、２ビ
ット半加算器１０の下位桁の入力端子Ａ１，Ｂ１に入力
し、キヤリ端子Ｃｏの出力を、２ビット半加算器１０の
上位桁の入力端子Ａ２，Ｂ２に入力し、又１ビット半加
算器３，４の部分和出力端子Ｓの出力を、２ビット半加
算器１１の下位桁の入力端子Ａ１，Ｂ１に入力し、キヤ
リ端子Ｃｏの出力を、２ビット半加算器１１の上位桁の
入力端子Ａ２，Ｂ２に入力し、２ビット半加算器１０，
１１の最下位桁の部分和出力端子Ｓ１の出力を、３ビッ
ト半加算器２０の最下位桁の入力端子Ａ１，Ｂ１に入力
し、２ビット半加算器１０，１１の最下位桁より１つ上
の桁の部分和出力端子Ｓ２の出力を、３ビット半加算器
２０の最下位桁より１つ上の桁の入力端子Ａ２，Ｂ２に
入力し、２ビット半加算器１０，１１のキヤリ端子Ｃｏ
の出力を３ビット半加算器２０の最上位桁の入力端子Ａ
３，Ｂ３に入力し、３ビット半加算器２０の出力の最下
位桁の部分和出力端子Ｓ１の出力、最下位桁より１つ上
の桁の部分和出力端子Ｓ２の出力、最下位桁より２つ上
の桁の部分和出力端子Ｓ３の出力、キヤリ端子Ｃｏの出
力を誤り状態信号数としている。
【００１０】例えば、１ビット半加算器１〜４の入力端
子Ｂに入力する信号が誤り状態を示す１で、１ビット半
加算器１〜４の入力端子Ａに入力する信号が正常状態を
示す０であったとすると、１ビット半加算器１〜４の部
分和出力端子Ｓの出力は１、キヤリ端子Ｃｏの出力は０
となり、２ビット半加算器１０，１１の下位桁の入力端
子Ａ１，Ｂ１には１が入力し、上位桁の入力端子Ａ２，
Ｂ２には０が入力する。
子Ｂに入力する信号が誤り状態を示す１で、１ビット半
加算器１〜４の入力端子Ａに入力する信号が正常状態を
示す０であったとすると、１ビット半加算器１〜４の部
分和出力端子Ｓの出力は１、キヤリ端子Ｃｏの出力は０
となり、２ビット半加算器１０，１１の下位桁の入力端
子Ａ１，Ｂ１には１が入力し、上位桁の入力端子Ａ２，
Ｂ２には０が入力する。
【００１１】すると、２ビット半加算器１０，１１の最
下位桁の部分和出力端子Ｓ１の出力は０、最下位桁より
１つ上の桁の部分和出力端子Ｓ２の出力は１、キヤリ端
子Ｃｏの出力は０となり、夫々３ビット半加算器２０の
最下位桁の入力端子Ａ１，Ｂ１、最下位桁より１つ上の
桁の入力端子Ａ２，Ｂ２、最上位桁の入力端子Ａ３，Ｂ
３に入力し、３ビット半加算器２０の出力の最下位桁の
部分和出力端子Ｓ１よりは０、最下位桁より１つ上の桁
の部分和出力端子Ｓ２の出力は０、最下位桁より２つ上
の桁の部分和出力端子Ｓ３の出力は１、キヤリ端子Ｃｏ
の出力は０となり、誤り状態信号数は４となる。
下位桁の部分和出力端子Ｓ１の出力は０、最下位桁より
１つ上の桁の部分和出力端子Ｓ２の出力は１、キヤリ端
子Ｃｏの出力は０となり、夫々３ビット半加算器２０の
最下位桁の入力端子Ａ１，Ｂ１、最下位桁より１つ上の
桁の入力端子Ａ２，Ｂ２、最上位桁の入力端子Ａ３，Ｂ
３に入力し、３ビット半加算器２０の出力の最下位桁の
部分和出力端子Ｓ１よりは０、最下位桁より１つ上の桁
の部分和出力端子Ｓ２の出力は０、最下位桁より２つ上
の桁の部分和出力端子Ｓ３の出力は１、キヤリ端子Ｃｏ
の出力は０となり、誤り状態信号数は４となる。
【００１２】この場合、誤り状態信号数の計数は、並列
に入力する１ビットの信号が入力したと同じクロック内
で計数し出力することが出来るので、本発明の誤り状態
信号数計数回路は、通信機器の同期検出を行う場合等に
て、誤り信号数を遅滞なく計数する必要のある場合に使
用出来る。
に入力する１ビットの信号が入力したと同じクロック内
で計数し出力することが出来るので、本発明の誤り状態
信号数計数回路は、通信機器の同期検出を行う場合等に
て、誤り信号数を遅滞なく計数する必要のある場合に使
用出来る。
【００１３】
【発明の効果】以上詳細に説明せる如く本発明によれ
ば、並列に入力する、誤り状態又は正常状態を示す１ビ
ットの信号より遅滞なく誤り状態を示す信号数を計数す
ることが出来る効果がある。
ば、並列に入力する、誤り状態又は正常状態を示す１ビ
ットの信号より遅滞なく誤り状態を示す信号数を計数す
ることが出来る効果がある。
【図１】は本発明の原理ブロック図、
【図２】は本発明の実施例の誤り状態信号数計数回路の
ブロック図、
ブロック図、
【図３】は従来例の誤り状態信号数計数回路のブロック
図である。
図である。
１〜６は１ビット半加算器、 １０〜１２は２ビット半加算器、 ２０は３ビット半加算器、 ５０は半加算器、 ６０は８段シフトレジスタ、 ６１はカウンタを示す。
Claims (1)
- 【請求項１】 並列に入力する、誤り状態又は正常状態
を示す１ビットの信号より誤り状態を示す信号数を計数
するに際し、該並列に入力する１ビットの信号の２個ず
つを夫々１ビット半加算器（１，２，３，４，５，６）
に入力し、該１ビット半加算器（１，２，３，４，５，
６）の２個ずつの出力を２ビット半加算器（１０，１
１，１２）に入力する如く、２個の半加算器の出力を桁
が１つ多い半加算器に入力することを、入力する半加算
器が１個（５０）になる迄続く構成とし、該１個の半加
算器（５０）の出力を誤り状態信号数とすることを特徴
とする誤り状態信号数計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9998392A JPH05298067A (ja) | 1992-04-20 | 1992-04-20 | 誤り状態信号数計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9998392A JPH05298067A (ja) | 1992-04-20 | 1992-04-20 | 誤り状態信号数計数回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05298067A true JPH05298067A (ja) | 1993-11-12 |
Family
ID=14261902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9998392A Withdrawn JPH05298067A (ja) | 1992-04-20 | 1992-04-20 | 誤り状態信号数計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05298067A (ja) |
-
1992
- 1992-04-20 JP JP9998392A patent/JPH05298067A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |