JPH05299514A - ビアの形成方法 - Google Patents
ビアの形成方法Info
- Publication number
- JPH05299514A JPH05299514A JP10328792A JP10328792A JPH05299514A JP H05299514 A JPH05299514 A JP H05299514A JP 10328792 A JP10328792 A JP 10328792A JP 10328792 A JP10328792 A JP 10328792A JP H05299514 A JPH05299514 A JP H05299514A
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- Japan
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- conductor pattern
- insulating layer
- layer
- conductor
- pattern
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- Withdrawn
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 半導体チップ, 回路基板等に設けた導体パタ
ーン間を接続する、ビアの形成方法に関し、製造工程が
簡単で、且つ微細ビアを形成し得る、ビアの形成方法を
提供することを目的とする。 【構成】 中間絶縁層2-2 を介して下層導体パターン3-
1 と上層導体パターン3-2 とが、基板１の表面に形成さ
れてなる回路において、上層導体パターン3-2 を覆う上
部絶縁層2-3 の上方から、押圧体10を圧下して上層導体
パターン3-2 の所望の個所に局部荷重を印加し、上層導
体パターン3-2 と下層導体パターン3-1 間を接続する、
ビア５を設けるものとする。
ーン間を接続する、ビアの形成方法に関し、製造工程が
簡単で、且つ微細ビアを形成し得る、ビアの形成方法を
提供することを目的とする。 【構成】 中間絶縁層2-2 を介して下層導体パターン3-
1 と上層導体パターン3-2 とが、基板１の表面に形成さ
れてなる回路において、上層導体パターン3-2 を覆う上
部絶縁層2-3 の上方から、押圧体10を圧下して上層導体
パターン3-2 の所望の個所に局部荷重を印加し、上層導
体パターン3-2 と下層導体パターン3-1 間を接続する、
ビア５を設けるものとする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップ, 回路基
板等に設けた導体パターン間を接続する、ビアの形成方
法に関する。
板等に設けた導体パターン間を接続する、ビアの形成方
法に関する。
【０００２】
【従来の技術】従来のビアの形成方法のエッチング法を
図３に示す。図３において、１はシリコン，またはセラ
ミックスよりなる基板である。
図３に示す。図３において、１はシリコン，またはセラ
ミックスよりなる基板である。
【０００３】従来は図３の(A) に図示したように、基板
１の全表面にSiO2の絶縁層2-1 を形成し、絶縁層2-1 の
全表面にアルミニウム等を蒸着して導体層を設けた後
に、ホトリソグラフィ手段により所望の幅の下層導体パ
ターン3-1 を設けている。
１の全表面にSiO2の絶縁層2-1 を形成し、絶縁層2-1 の
全表面にアルミニウム等を蒸着して導体層を設けた後
に、ホトリソグラフィ手段により所望の幅の下層導体パ
ターン3-1 を設けている。
【０００４】そしてさらに、下層導体パターン3-1 を覆
うように、SiO2の中間絶縁層2-2 を設ける。次に図３の
(B) に図示したように、中間絶縁層2-2 上に、ビアに対
応する個所に孔51を有するホトレジスト膜50を設け、エ
ッチングして、ホトレジスト膜50を除去して、図３の
(C) に図示したように、中間絶縁層2-2 に孔40を設け
る。
うように、SiO2の中間絶縁層2-2 を設ける。次に図３の
(B) に図示したように、中間絶縁層2-2 上に、ビアに対
応する個所に孔51を有するホトレジスト膜50を設け、エ
ッチングして、ホトレジスト膜50を除去して、図３の
(C) に図示したように、中間絶縁層2-2 に孔40を設け
る。
【０００５】そして、図３の(D) に図示したように、中
間絶縁層2-2 のアルミニウム等を蒸着して孔40に導体を
充填してビア35を設けるとともに、中間絶縁層2-2 の全
表面に導体層30を設ける。次に、ホトリソグラフィ手段
により導体層30を所望の形状の上層導体パターン3-2 に
した後に、図３の(E) に図示したように、上層導体パタ
ーン3-2 を上部絶縁層2-3 で被覆している。
間絶縁層2-2 のアルミニウム等を蒸着して孔40に導体を
充填してビア35を設けるとともに、中間絶縁層2-2 の全
表面に導体層30を設ける。次に、ホトリソグラフィ手段
により導体層30を所望の形状の上層導体パターン3-2 に
した後に、図３の(E) に図示したように、上層導体パタ
ーン3-2 を上部絶縁層2-3 で被覆している。
【０００６】なお、上層導体パターン3-2 及び下層導体
パターン3-1 の膜厚は、約１μm であり、下層導体パタ
ーン3-1 と上層導体パターン3-2 間の中間絶縁層の膜厚
は１μm 〜0.3 μm で程度ある。
パターン3-1 の膜厚は、約１μm であり、下層導体パタ
ーン3-1 と上層導体パターン3-2 間の中間絶縁層の膜厚
は１μm 〜0.3 μm で程度ある。
【０００７】また、上述のエッチング法でなく、ビアに
対応する孔を有するホトレジスト膜を、下層導体パター
ンの表面に予め形成しておき、ホトレジスト膜上に導体
を蒸着した後に、ホトレジスト膜上の導体層をホトレジ
スト膜とともに除去して、下層導体パターン上にビア部
分のみを残すという、リフトオフ法も行われている。
対応する孔を有するホトレジスト膜を、下層導体パター
ンの表面に予め形成しておき、ホトレジスト膜上に導体
を蒸着した後に、ホトレジスト膜上の導体層をホトレジ
スト膜とともに除去して、下層導体パターン上にビア部
分のみを残すという、リフトオフ法も行われている。
【０００８】
【発明が解決しようとする課題】近年は高密度実装化さ
れた半導体チップ、或いは基板への実装部品の高密度実
装化に伴い、幅が 0.5μm 以下の微細幅の導体パターン
が要求されている。
れた半導体チップ、或いは基板への実装部品の高密度実
装化に伴い、幅が 0.5μm 以下の微細幅の導体パターン
が要求されている。
【０００９】したがって、下層導体パターンと上層導体
パターン間を接続するビアの直径もまた、0.2 μm 〜0.
3 μm と小さくなっている。ところで、従来のリフトオ
フ法では、ビア部分を残してホトレジスト膜を剥離する
際に、ビアの外周部の導体がホトレジスト膜とともに除
去されるので、微細のビアを製造することは困難なこと
であった。
パターン間を接続するビアの直径もまた、0.2 μm 〜0.
3 μm と小さくなっている。ところで、従来のリフトオ
フ法では、ビア部分を残してホトレジスト膜を剥離する
際に、ビアの外周部の導体がホトレジスト膜とともに除
去されるので、微細のビアを製造することは困難なこと
であった。
【００１０】一方、従来のエッチング法では、絶縁層の
孔にアルミニウム等の導体を蒸着し充填するのである
が、微細孔であるので孔の内壁或いは孔底に十分に導体
が付着しないという問題点があった。
孔にアルミニウム等の導体を蒸着し充填するのである
が、微細孔であるので孔の内壁或いは孔底に十分に導体
が付着しないという問題点があった。
【００１１】さらに何れの方法もビアを製造する工程が
複雑であるという問題点があった。本発明はこのような
点に鑑みて創作されたもので、製造工程が簡単で、且つ
微細ビアを形成し得る、ビアの形成方法を提供すること
を目的としている。
複雑であるという問題点があった。本発明はこのような
点に鑑みて創作されたもので、製造工程が簡単で、且つ
微細ビアを形成し得る、ビアの形成方法を提供すること
を目的としている。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、図１に例示したように、中間絶縁層2-2
を介して上層導体パターン3-2 と下層導体パターン3-1
とが、基板１の表面に形成されてなる回路において、上
層導体パターン3-2 を覆う上部絶縁層2-3 の上方から、
押圧体10を圧下して上層導体パターン3-2 の所望の個所
に局部荷重を印加し、上層導体パターン3-2 と下層導体
パターン3-1 間を接続する、ビア５を設けるものとす
る。
めに本発明は、図１に例示したように、中間絶縁層2-2
を介して上層導体パターン3-2 と下層導体パターン3-1
とが、基板１の表面に形成されてなる回路において、上
層導体パターン3-2 を覆う上部絶縁層2-3 の上方から、
押圧体10を圧下して上層導体パターン3-2 の所望の個所
に局部荷重を印加し、上層導体パターン3-2 と下層導体
パターン3-1 間を接続する、ビア５を設けるものとす
る。
【００１３】
【作用】本発明は、押圧体を上部絶縁層或いは保護膜の
上方から圧下することで、上層導体パターンに下方に突
部が形成される。そして、この突部の先端が下層導体パ
ターンに繋がる。
上方から圧下することで、上層導体パターンに下方に突
部が形成される。そして、この突部の先端が下層導体パ
ターンに繋がる。
【００１４】したがって、上層導体パターンと下層導体
パターン間を接続するビアが形成される。また、押圧体
の先端部を円錐体して、局部的な荷重を印加するもので
あるから、形成される突部の径が小さい。即ち形成され
るビアの外径は微小である。
パターン間を接続するビアが形成される。また、押圧体
の先端部を円錐体して、局部的な荷重を印加するもので
あるから、形成される突部の径が小さい。即ち形成され
るビアの外径は微小である。
【００１５】
【実施例】以下図を参照しながら、本発明を具体的に説
明する。なお、全図を通じて同一符号は同一対象物を示
す。
明する。なお、全図を通じて同一符号は同一対象物を示
す。
【００１６】図１の(A),(B) は本発明の形成方法を示す
工程図、図２は本発明の他の実施例の図である。図１に
おいて、シリコン，またはセラミックスよりなる基板１
の全表面にSiO2の絶縁層2-1 が形成され、絶縁層2-1 の
上部に幅が約 0.5μm のアルミニウム等の下層導体パタ
ーン3-1 が形成されている。
工程図、図２は本発明の他の実施例の図である。図１に
おいて、シリコン，またはセラミックスよりなる基板１
の全表面にSiO2の絶縁層2-1 が形成され、絶縁層2-1 の
上部に幅が約 0.5μm のアルミニウム等の下層導体パタ
ーン3-1 が形成されている。
【００１７】そして、膜厚が約２μm のSiO2よりなる中
間絶縁層2-2 を介して、下層導体パターン3-1 の上方に
幅が約 0.5μm のアルミニウム等の上層導体パターン3-
2 を設け、さらに上層導体パターン3-2 の表面を、膜厚
が２μm 程度の上部絶縁層2-3 で覆うことで、所望の回
路が構成されている。
間絶縁層2-2 を介して、下層導体パターン3-1 の上方に
幅が約 0.5μm のアルミニウム等の上層導体パターン3-
2 を設け、さらに上層導体パターン3-2 の表面を、膜厚
が２μm 程度の上部絶縁層2-3 で覆うことで、所望の回
路が構成されている。
【００１８】10は、ダイヤモンド等よりなる押圧体であ
って、その先端部11は１μm 〜10μm のアールの円錐形
にしてある。このような押圧体10を上部絶縁層2-3 の上
方から圧下して、上層導体パターン3-2 の所望の個所に
局部荷重（荷重は約50g)を約15秒間印加し、上層導体パ
ターン3-2 の下方に突出する突部を設け、この突部の先
端を下層導体パターン3-1 に繋げることで、図１の(B)
に図示したように、下層導体パターン3-1 と上層導体パ
ターン3-2 とを接続するビア５を設けている。
って、その先端部11は１μm 〜10μm のアールの円錐形
にしてある。このような押圧体10を上部絶縁層2-3 の上
方から圧下して、上層導体パターン3-2 の所望の個所に
局部荷重（荷重は約50g)を約15秒間印加し、上層導体パ
ターン3-2 の下方に突出する突部を設け、この突部の先
端を下層導体パターン3-1 に繋げることで、図１の(B)
に図示したように、下層導体パターン3-1 と上層導体パ
ターン3-2 とを接続するビア５を設けている。
【００１９】また図２に図示したように、上部絶縁層2-
3 の上に、SiO2等の保護膜４を設けた回路完成体に適用
し、保護膜４の上方から押圧体10を圧下しても、上層導
体パターン3-2 と下層導体パターン3-1 間を接続するビ
ア５を設けることができる。
3 の上に、SiO2等の保護膜４を設けた回路完成体に適用
し、保護膜４の上方から押圧体10を圧下しても、上層導
体パターン3-2 と下層導体パターン3-1 間を接続するビ
ア５を設けることができる。
【００２０】上述のように保護膜を押圧する手段は、図
１に図示した方法により形成されたビアの導通不良の補
償手段、或いはリフトオフ法又はエッチング法により形
成されたビアの導通不良の補償手段として、特に効果が
ある。
１に図示した方法により形成されたビアの導通不良の補
償手段、或いはリフトオフ法又はエッチング法により形
成されたビアの導通不良の補償手段として、特に効果が
ある。
【００２１】なお、本発明方法により得られたビアの形
成状態の確認は、ＥＢ（エレクトビーム）テスタにより
所定部のビア形成前とビア形成後の二次電子のエネルギ
ー分布により判定し得る。
成状態の確認は、ＥＢ（エレクトビーム）テスタにより
所定部のビア形成前とビア形成後の二次電子のエネルギ
ー分布により判定し得る。
【００２２】
【発明の効果】以上説明したように本発明は、0.2 μm
オーダーの微細ビアを、簡単に形成することができ得ら
れる電子デバイスが低コストであるばかりでなく、電子
デバイスの高密度化が寄与するところが大きいという、
優れた効果を有する。
オーダーの微細ビアを、簡単に形成することができ得ら
れる電子デバイスが低コストであるばかりでなく、電子
デバイスの高密度化が寄与するところが大きいという、
優れた効果を有する。
【図１】 (A),(B) は本発明の形成方法を示す工程図
【図２】 本発明の他の実施例の図
【図３】 従来の形成方法を示す工程図
１ 基板 2-1 絶縁層 2-2 中間絶縁層 2-3 上部絶縁層 3-1 下層導体パターン 3-2 上層導体パターン ４ 保護膜 5,35 ビア 10 押圧体
Claims (1)
- 【請求項１】 中間絶縁層(2-2) を介して下層導体パタ
ーン(3-1) と上層導体パターン(3-2) とが、基板(1) の
表面に形成されてなる回路において、 該上層導体パターン(3-2) を覆う上部絶縁層(2-3) の上
方から、押圧体(10)を圧下して該上層導体パターン(3-
2) の所望の個所に局部荷重を印加し、該上層導体パタ
ーン(3-2) と該下層導体パターン(3-1) 間を接続する、
ビア(5) を設けることを特徴とするビアの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10328792A JPH05299514A (ja) | 1992-04-23 | 1992-04-23 | ビアの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10328792A JPH05299514A (ja) | 1992-04-23 | 1992-04-23 | ビアの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299514A true JPH05299514A (ja) | 1993-11-12 |
Family
ID=14350101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10328792A Withdrawn JPH05299514A (ja) | 1992-04-23 | 1992-04-23 | ビアの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05299514A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999010929A3 (en) * | 1997-08-22 | 1999-06-10 | Koninkl Philips Electronics Nv | A method of providing a vertical interconnect between thin film microelectronic devices |
-
1992
- 1992-04-23 JP JP10328792A patent/JPH05299514A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999010929A3 (en) * | 1997-08-22 | 1999-06-10 | Koninkl Philips Electronics Nv | A method of providing a vertical interconnect between thin film microelectronic devices |
| JP2001505003A (ja) * | 1997-08-22 | 2001-04-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 薄膜マイクロ電子デバイス間に縦方向相互接続部を形成する方法 |
| US6400024B1 (en) | 1997-08-22 | 2002-06-04 | Koninklijke Philips Electronics N.V. | Method of providing a vertical interconnect between thin film microelectronic devices |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |