JPH053014B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は磁気デイスク装置の欠陥データを識別
して記憶する欠陥データ格納装置に関する。

〔従来の技術〕

従来の磁気デイスク装置で発生した欠陥データ
を処理する装置は、１バイト分のラツチ回路と表
示部とを備えている。ラツチ回路は読み出しエラ
ーパルスに同期して読み出しデータを保持し、表
示部ラツチ回路で保持したデータを表示する。

〔発明が解決しようとする問題点〕

上述した従来の欠陥データを処理する装置は１
バイト分の欠陥データしか保持できないから、欠
陥データが連続したり複数個発生すると、ラツチ
回路の保持データは最後の発生した欠陥データと
なり、最初に発生した欠陥データ及び途中で発生
した欠陥データが判読できない。

またこの従来装置は欠陥データが発生する前の
データ及び発生した後のデータを保持できないか
ら、欠陥データとその前後データとの相関関係を
知ることができない。そこで、欠陥データの発生
原因を知るための正確な欠陥データ情報が不足し
ていた。

〔問題点を解決するための手段〕

本発明の欠陥データ格納装置は、読み出しデー
タに同期している基準クロツクで読み出しデータ
をシフトするｎ個のレジスタと、読み出しエラー
パルスを受けたときに、この読み出しエラーパル
スから第１の所定時間遅れた書き込みパルス、及
びこの書き込みパルスから第２の所定時間遅れた
アドレス更新パルスを発生する回路と、指定アド
レスが前記アドレス更新パルスより１つずつ増加
又は減少し、前記書き込みパルスに同期して前記
指定アドレスに前記ｎ個のレジスタの出力を書き
込むｎ個の記憶部とからなる構成である。

〔実施例〕

次に、本発明の実施例について、図面を参照し
て詳細に説明する。

第１図は本発明の一実施例のブロツク図であ
る。第１レジスタ１、第２レジスタ２、第３レジ
スタ３、第４レジスタ４及び第５レジスタ５を直
列に接続してシフトレジスタを構成する。第１レ
ジスタ１は読み出しデータａを読み出しデータａ
に同期している基準クロツクｂに同期して第２レ
ジスタ２に与える。それぞれ基準クロツクｂに同
期して、第２レジスタ２は第１レジスタ１の出力
を第３レジスタ３に与え、第３レジスタ３は第２
レジスタ２の出力を第４レジスタ４に与え、第４
レジスタ４は第３レジスタ３の出力を第５レジス
タ５に与える。パルス発生器６は基準クロツクｂ
と読み出しエラーパルスｃとを入力にして、読み
出しエラーパルスから２バイト遅延した書き込み
パルスｄ及び書き込みパルスｄから1/2バイト遅
延したアドレス更新パルスｅを出力する。第１記
憶部７、第２記憶部８、第３記憶部９、第４記憶
部１０及び第５記憶部１１には書き込みタイミン
グとして書き込みパルスｄを入力しアドレス更新
入力としてアドレス更新パルスｅを入力する。デ
ータ入力として、第１記憶部７には第１レジスタ
１の出力を与え、第２記憶部８には第２レジスタ
２の出力を与え、第３記憶部９には第３レジスタ
３の出力を与え、第４記憶部１０には第４レジス
タ４の出力を与え、第５記憶部１１には第５レジ
スタ５の出力を与える。表示部１２は第１記憶部
７、第２記憶部８、第３記憶部９、第４記憶部１
０及び第５記憶部１１の内容を表示する。

本実施例では、レジスタと記憶部とをそれぞれ
５個使用しているが、これは欠陥データの前後２
バイトのデータを得るためである。

いま、レジスタの数をｎ、抽出したい欠陥デー
タの前後バイト数をｍとすると、ｎ＝2m＋１の
関係がある。ここでパルス発生器６の書き込みパ
ルスｄは読み出しエラーパルスｃよりｍバイト遅
延するタイミングにする。

次に本実施例の動作を一層詳しく説明する。磁
気デイスク装置の読み出しデータａは１バイト毎
に更新される。基準クロツクｂは読み出しデータ
ａが十分安定している時点でイパルス出力され、
その周期は１バイトに等しい。いま読み出しデー
タａの内容がｘで基準クロツクｂが立上がつた時
点をＴとすると、Ｔ時点で第１レジスタ１の出力
はｘになる。第１レジスタ１、第２レジスタ２、
第３レジスタ３、第４レジスタ４及び第５レジス
タ５はシフト動作を行なうからＴ時点より１バイ
ト経過した時に出力される基準クロツクｂにより
ｘは第２レジスタ２に出力される。この時点での
第１レジスタ１の出力はｘに後続するデータ（ｘ
＋１）に更新される。さらにＴ時点より２バイ
ト、３バイト、４バイトと経過するとｘを出力す
るレジスタは２バイト経過時点で第３レジスタ３
に、３バイト経過時点で第４レジスタ４に、４バ
イト経過時点で第５レジスタ５になる。第５レジ
スタ５の出力がｘになつた時点（Ｔ＋４バイト）
での第４レジスタ４の出力は（ｘ＋１）、第３レ
ジスタ３の出力は（ｘ＋２）、第２レジスタ２の
出力は（ｘ＋３）、第１レジスタ１の出力は（ｘ
＋４）である。ここで、（ｘ＋２）、（ｘ＋３）及
び（ｘ＋４）はＴ時点から２バイト、３バイト及
び４バイト経過後の読み出しデータａを示す。

この実施例は起動当初のイニシアライズにおい
て、基準クロツクｂに同期して第１記憶部７、第
２記憶部８、第３記憶部９、第４記憶部１０及び
第５記憶部１１の指定アドレスを０にクリアす
る。つぎに、読み出しデータａがy₀の時に読み出
しエラー信号ｃを受けるとする。y₀が欠陥データ
である。パルス発生器６にはカウンタ回路と遅延
回路が備えてあり、カウンタ回路は読み出しエラ
ー信号ｃに同期してカウントゲートを開き、基準
クロツクを２パルス計数して書き込みパルスｄを
出力する。また遅延回路は書き込みパルスｄを1/
２遅延してアドレス更新パルスｅを出力する。

パルス発生器６が書き込みパルスｄを出力する
前に、２バイト経過しているから書き込みパルス
ｄが出力された時点で第３レジスタ３が欠陥デー
タy₀を出力している。また、第２レジスタ２は欠
陥データy₀より１バイト後のデータ（y₀＋１）
を、第１レジスタ１は２バイト後のデータ（y₀＋
２）を、第４レジスタ４は１バイト前のデータ
（y₀−１）を、第５レジスタ５は２バイト前のデ
ータ（y₀−２）をそれぞれ出力している。

第１記憶部７、第２記憶部８、第３記憶部９、
第４記憶部１０及び第５記憶部のアドレス数は磁
気デイスク媒体の最大許容欠陥数と同数又はそれ
以上である。起動頭初の指定アドレスはイニシア
ライズにより０にクリアされているから書き込み
パルスｄを受けると、アドレス０に第１記憶部７
は（y₀＋２）を、第２記憶部８は（y₀＋１）を、
第３記憶部９はy₀を、第４記憶部１０は（y₀−
１）を、第５記憶部は（y₀−２）を格納する。そ
して、更新パルスｅを受けて指定アドレスは１つ
増加して１番地となり、つぎの欠陥データを格納
するアドレスになる。

更新パルスｅは書き込みパルスｄより1/2バイ
トしか遅延していないから、連続して欠陥データ
が発生（この時欠陥データは１バイト遅延してい
る）しても指定アドレスはすでに更新されてい
る。

この後、欠陥データとしてy₁，y₂からyiが発生
すると前述の５個の記憶部はアドレス１からアド
レスｉにそれぞれ欠陥データ及びその前後２バイ
トのデータを格納する。

表示部１２は、各記憶部のアドレス０からアド
レスｉを縦軸にこれら各アドレスのデータ（第１
記憶部７、第２記憶部８、第３記憶部９、第４記
憶部１０、第５記憶部１１の５個のデータ）を横
軸に２進で表示する。

第２図は本発明の他の実施例を示すブロツク図
である。この実施例では第１図の実施例に比し、
第６記憶部１３が表示部１２に並列に追加して接
続される。

第６記憶部１３は例えばフロツピーデイスクを
使用して、第１記憶部７から第５記憶部１１まで
の各記憶部の合計の記憶容量より十分大きい容量
をもつ記憶部にする。

ここで第６記憶部１３は第１記憶部７から第５
記憶部１１の各記憶データを全て格納し、第１の
磁気デイスク媒体の欠陥データを格納した後、引
きつづき第２の磁気デイスク媒体の欠陥データを
格納するというように連続して複数個の磁気デイ
スク媒体の欠陥データを格納していく。

〔発明の効果〕

本発明の欠陥データ格納装置は、表示データか
ら発生した全ての欠陥データを簡単に判読できる
上、横軸から欠陥データとその前後バイトのデー
タとの相関関係を知ることもできる。また、欠陥
データ及びその前後バイトのデータを各記憶部に
保持しているので品質管理上正確な情報が任意の
時に迅速に得られるという効果もある。

なお、本実施例で挙げた具体的数値は本発明の
範囲を限定するものでないことは勿論である。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図は本発明の他の実施例を示すブロツク図で
ある。 １……第１レジスタ、２……第２レジスタ、３
……第３レジスタ、４……第４レジスタ、５……
第５レジスタ、６……パルス発生器、７……第１
記憶部、８……第２記憶部、９……第３記憶部、
１０……第４記憶部、１１……第５記憶部、１２
……表示部、１３……第６記憶部。ａ……磁気デ
イスク装置の読み出しデータ、ｂ……磁気デイス
ク装置の基準クロツク、ｃ……磁気デイスク装置
の読み出しエラーパルス、ｄ……書き込みパル
ス、ｅ……アドレス更新パルス。

Claims (1)

【特許請求の範囲】
1. １ 読み出しデータに同期している基準クロツク
   で読み出しデータをシフトするｎ個のレジスタ
   と、読み出しエラーパルスを受けたときに、この
   読み出しエラーパルスから第１の所定時間遅れた
   書き込みパルス、及びこの書き込みパルスから第
   ２の所定時間遅れたアドレス更新パルスを発生す
   る回路と、指定アドレスが前記アドレス更新パル
   スにより１つずつ増加又は減少し、前記書き込み
   パルスに同期して前記指定アドレスに前記ｎ個の
   レジスタの出力を書き込むｎ個の記憶部とからな
   る欠陥データ格納装置。