JPH0530194Y2 - - Google Patents
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- Publication number
- JPH0530194Y2 JPH0530194Y2 JP1985183303U JP18330385U JPH0530194Y2 JP H0530194 Y2 JPH0530194 Y2 JP H0530194Y2 JP 1985183303 U JP1985183303 U JP 1985183303U JP 18330385 U JP18330385 U JP 18330385U JP H0530194 Y2 JPH0530194 Y2 JP H0530194Y2
- Authority
- JP
- Japan
- Prior art keywords
- encoder
- key
- outputs
- signal
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Input From Keyboards Or The Like (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
この考案は、CPU（コンピユータ）等にコード
化された信号を入力するキー入力装置に関する。
化された信号を入力するキー入力装置に関する。
(ロ) 従来の技術
従来の典型的なキー入力装置は、複数のキース
イツチをマトリクス（行列）状に配置し、各行及
び列のキースイツチの一端がそれぞれ行用のエン
コーダと列用のエンコーダに接続され、いずれか
のキースイツチが操作されると、それらエンコー
ダから対応するコード信号が出力され、CPUに
入力されるようになつている。
イツチをマトリクス（行列）状に配置し、各行及
び列のキースイツチの一端がそれぞれ行用のエン
コーダと列用のエンコーダに接続され、いずれか
のキースイツチが操作されると、それらエンコー
ダから対応するコード信号が出力され、CPUに
入力されるようになつている。
また、ある種のキー入力装置は、キーへのコー
ドの割付けは、通常、プライオリテイエンコーダ
を用いるものがある。このプライオリテイエンコ
ーダを採用したキー入力装置は、２つ以上のキー
が同時に押された時に、優先順位の高い方のみが
受付けられるように構成されている。
ドの割付けは、通常、プライオリテイエンコーダ
を用いるものがある。このプライオリテイエンコ
ーダを採用したキー入力装置は、２つ以上のキー
が同時に押された時に、優先順位の高い方のみが
受付けられるように構成されている。
(ハ) 考案が解決しようとする問題点
上記従来のプライオリテイエンコーダを用いた
キー入力装置では、コードによつて優先順位が決
まつてしまうので、キーへの自由な割付けができ
なくなり、自由度が害される他、キーの配置にも
十分考慮する必要があるという問題がある。さら
に、優先順位をつけること自体が不都合である場
合もあり、好ましくない。
キー入力装置では、コードによつて優先順位が決
まつてしまうので、キーへの自由な割付けができ
なくなり、自由度が害される他、キーの配置にも
十分考慮する必要があるという問題がある。さら
に、優先順位をつけること自体が不都合である場
合もあり、好ましくない。
他方、単にスタテイツクなキーマトリクスを構
成したキースイツチ構成のものにおいては、２つ
以上のキーが押されると、全く操作されていない
キーのコードが発生する場合も起こり得、誤入力
されるという問題があつた。
成したキースイツチ構成のものにおいては、２つ
以上のキーが押されると、全く操作されていない
キーのコードが発生する場合も起こり得、誤入力
されるという問題があつた。
この考案は、上記に鑑み、２つ以上のキーが同
時に押された時に、誤入力がなされないで、これ
を未然に防止し得るキー入力装置を提供すること
を目的としている。
時に押された時に、誤入力がなされないで、これ
を未然に防止し得るキー入力装置を提供すること
を目的としている。
(ニ) 問題点を解決するための手段
この考案のキー入力装置は、複数個のキース
イツチで構成され、このキースイツチの押動作に
対応して行信号C0…Coと列信号R0…Rnとを出力
するキーマトリクスと、前記行信号C0…Coを
入力端子に受け、優先順位の最も高い入力端子ｉ
への行信号に対応して２進コードｉを出力する第
１のエンコーダと、前記行信号C0…Coを前記
第１のエンコーダとは逆順に入力端子に受け、前
記第１のエンコーダと同じ優先順位付けで動作し
て、最優先の入力端子ｊへの行信号に対応して２
進コードｊを出力する第２のエンコーダと、前
記列信号R0…Rnを入力端子に受け、優先順位の
最も高い入力端子ｉへの列信号に対応して２進コ
ードｉを出力する第３のエンコーダと、前記列
信号R0…Rnを前記第３のエンコーダとは逆順の
入力端子に受け、前記第３のエンコーダと同じ優
先順位付けで動作して、最優先の入力端子ｊへの
列信号に対応して２進コードｊを出力する第４の
エンコーダと、前記第１と第２のエンコーダの
２進コード出力の全ビツトを各々比較すると共
に、前記第３と第４のエンコーダの２進コード出
力の全ビツトを各々比較して、一致するビツトが
一つでもあれば多キー押検出信号ｂを出力する検
出回路とを特徴的に備えている。
イツチで構成され、このキースイツチの押動作に
対応して行信号C0…Coと列信号R0…Rnとを出力
するキーマトリクスと、前記行信号C0…Coを
入力端子に受け、優先順位の最も高い入力端子ｉ
への行信号に対応して２進コードｉを出力する第
１のエンコーダと、前記行信号C0…Coを前記
第１のエンコーダとは逆順に入力端子に受け、前
記第１のエンコーダと同じ優先順位付けで動作し
て、最優先の入力端子ｊへの行信号に対応して２
進コードｊを出力する第２のエンコーダと、前
記列信号R0…Rnを入力端子に受け、優先順位の
最も高い入力端子ｉへの列信号に対応して２進コ
ードｉを出力する第３のエンコーダと、前記列
信号R0…Rnを前記第３のエンコーダとは逆順の
入力端子に受け、前記第３のエンコーダと同じ優
先順位付けで動作して、最優先の入力端子ｊへの
列信号に対応して２進コードｊを出力する第４の
エンコーダと、前記第１と第２のエンコーダの
２進コード出力の全ビツトを各々比較すると共
に、前記第３と第４のエンコーダの２進コード出
力の全ビツトを各々比較して、一致するビツトが
一つでもあれば多キー押検出信号ｂを出力する検
出回路とを特徴的に備えている。
(ホ) 作用
このキー入力装置において、単一のキースイツ
チが操作されると、第１のエンコーダと第３のエ
ンコーダからは、操作されたキースイツチに対応
した２進コード信号が出力される。この場合に
は、第１と第２のエンコーダの出力、及び第３と
第４のエンコーダの出力は、それぞれ全ビツトが
不一致となるので、検出回路から多キー押検出信
号が出力されることはない。
チが操作されると、第１のエンコーダと第３のエ
ンコーダからは、操作されたキースイツチに対応
した２進コード信号が出力される。この場合に
は、第１と第２のエンコーダの出力、及び第３と
第４のエンコーダの出力は、それぞれ全ビツトが
不一致となるので、検出回路から多キー押検出信
号が出力されることはない。
一方、複数のキースイツチが同時に操作された
場合には、第１と第２のエンコーダ（及び／又は
第３と第４のエンコーダ）の２進コード出力の一
つ以上のビツトが一致するので、検出回路から多
キー押検出信号が出力される。
場合には、第１と第２のエンコーダ（及び／又は
第３と第４のエンコーダ）の２進コード出力の一
つ以上のビツトが一致するので、検出回路から多
キー押検出信号が出力される。
(ヘ) 実施例
以下、実施例により、この考案をさらに詳細に
説明する。
説明する。
第１図は、この考案の一実施例を示すキー入力
装置の回路ブロツク図である。第１図において、
キーマトリクス１は、行列に配列される線上の交
点に複数個のキースイツチが接続され、行配列及
び列配列の各線の一端にエンコーダ２及び３が接
続されている。また、キーマトリクス１の行及び
列線には、それぞれ多キー押検出器４が接続され
ている。
装置の回路ブロツク図である。第１図において、
キーマトリクス１は、行列に配列される線上の交
点に複数個のキースイツチが接続され、行配列及
び列配列の各線の一端にエンコーダ２及び３が接
続されている。また、キーマトリクス１の行及び
列線には、それぞれ多キー押検出器４が接続され
ている。
エンコーダ２は、キーマトリクス１の行線のい
ずれに接続されているスイツチがオンされたかに
対応して、コード化信号を出力し、またエンコー
ダ３は、キーマトリクス１の列線に接続されるい
ずれかのキースイツチが押されたかに対応して、
コード化された信号を出力する。従つて、キーマ
トリクス１のいずれかのスイツチが操作される
と、エンコーダ２及びエンコーダ３から、そのキ
ースイツチに対応するコード化信号ａが出力され
ることになる。
ずれに接続されているスイツチがオンされたかに
対応して、コード化信号を出力し、またエンコー
ダ３は、キーマトリクス１の列線に接続されるい
ずれかのキースイツチが押されたかに対応して、
コード化された信号を出力する。従つて、キーマ
トリクス１のいずれかのスイツチが操作される
と、エンコーダ２及びエンコーダ３から、そのキ
ースイツチに対応するコード化信号ａが出力され
ることになる。
キーマトリクス１で操作されるキースイツチが
１個の場合には、多キー押検出器４は出力を導出
しないが、キーマトリクス１のキースイツチが２
個以上同時に操作されると、キーマトリクス１の
２以上の出力線に信号が導出されるので、多キー
押検出器４はこれを検出し、多キー押検出信号ｂ
を出力する。
１個の場合には、多キー押検出器４は出力を導出
しないが、キーマトリクス１のキースイツチが２
個以上同時に操作されると、キーマトリクス１の
２以上の出力線に信号が導出されるので、多キー
押検出器４はこれを検出し、多キー押検出信号ｂ
を出力する。
このキー入力装置のビツトコード信号ａ及び多
キー押検出信号ｂは、第２図に示すように、キー
入力装置１０から出力され、CPU２０に入力さ
れる。CPU２０は、ビツトコード信号ａのみを
受ける時は通常の入力操作を行うが、ビツトコー
ド信号ａと共に多キー押検出信号ｂを受けると、
これに応答して、表示装置３０に多キー押信号ｃ
を出力し、表示装置３０にこれを示す表示を行
う。操作者は、この表示装置３０における多キー
押操作信号を見て、２キー以上が同時に操作され
たことを知ることができる。
キー押検出信号ｂは、第２図に示すように、キー
入力装置１０から出力され、CPU２０に入力さ
れる。CPU２０は、ビツトコード信号ａのみを
受ける時は通常の入力操作を行うが、ビツトコー
ド信号ａと共に多キー押検出信号ｂを受けると、
これに応答して、表示装置３０に多キー押信号ｃ
を出力し、表示装置３０にこれを示す表示を行
う。操作者は、この表示装置３０における多キー
押操作信号を見て、２キー以上が同時に操作され
たことを知ることができる。
なお、CPU２０は、多キー押検出信号ｂが入
力された場合には、同時に入力されるビツトコー
ド信号ａに禁止をかけ、回路的にはコード化信号
が入力されないように禁止し、誤入力するのを防
止する。
力された場合には、同時に入力されるビツトコー
ド信号ａに禁止をかけ、回路的にはコード化信号
が入力されないように禁止し、誤入力するのを防
止する。
第３図は、この考案の他の実施例を示してお
り、この実施例キー入力装置は、行信号C0…C3
と列信号R0…R3とを出力するキーマトリクス１
と、行信号C0…C3を入力端子０〜３に受けるエ
ンコーダ２ａと、行信号C0…C3を入力端子３〜
０に受けるエンコーダ４１と、列信号R0…R3を
入力端子０〜３に受けるエンコーダ３ａと、列信
号R0…R3を入力端子３〜０に受けるエンコーダ
４４と、エンコーダ２ａ，４１のコード出力の不
一致を検出する排他OR回路４２，４３と、エン
コーダ３ａ，４４のコード出力の不一致を検出す
る排他OR回路４５，４６と、排他OR回路４２，
４３，４５，４６のいずれか一つ以上の出力がＬ
レベルならＨレベルの多キー押検出信号ｂを出力
するゲート回路４７とで構成されている。
り、この実施例キー入力装置は、行信号C0…C3
と列信号R0…R3とを出力するキーマトリクス１
と、行信号C0…C3を入力端子０〜３に受けるエ
ンコーダ２ａと、行信号C0…C3を入力端子３〜
０に受けるエンコーダ４１と、列信号R0…R3を
入力端子０〜３に受けるエンコーダ３ａと、列信
号R0…R3を入力端子３〜０に受けるエンコーダ
４４と、エンコーダ２ａ，４１のコード出力の不
一致を検出する排他OR回路４２，４３と、エン
コーダ３ａ，４４のコード出力の不一致を検出す
る排他OR回路４５，４６と、排他OR回路４２，
４３，４５，４６のいずれか一つ以上の出力がＬ
レベルならＨレベルの多キー押検出信号ｂを出力
するゲート回路４７とで構成されている。
ここで、エンコーダ２ａ，３ａ，４１，４４
は、プライオリテイエンコーダであつて、複数の
入力端子に、同時に入力信号が供給された場合に
は、優先度の最も高い入力端子への信号のみをエ
ンコードする素子である。なお、ここでは、エン
コータ２ａ，３ａ，４１，４４は、入力端子０〜
３の順に優先順位が高いとする。
は、プライオリテイエンコーダであつて、複数の
入力端子に、同時に入力信号が供給された場合に
は、優先度の最も高い入力端子への信号のみをエ
ンコードする素子である。なお、ここでは、エン
コータ２ａ，３ａ，４１，４４は、入力端子０〜
３の順に優先順位が高いとする。
図３に示すように、エンコーダ２ａとエンコー
ダ４１の入力端子に対して、行信号C0〜C3が互
いに逆順に供給されているので、ある行信号Ciに
応答するエンコーダ２ａと４１のコード出力は、
互いに１の補数の関係になる。エンコーダ３ａと
エンコーダ４４についても同様であつて、ある列
信号Riに対するエンコーダ３ａと４４のコード出
力は、互いに１の補数の関係になる。
ダ４１の入力端子に対して、行信号C0〜C3が互
いに逆順に供給されているので、ある行信号Ciに
応答するエンコーダ２ａと４１のコード出力は、
互いに１の補数の関係になる。エンコーダ３ａと
エンコーダ４４についても同様であつて、ある列
信号Riに対するエンコーダ３ａと４４のコード出
力は、互いに１の補数の関係になる。
一方、エンコーダ２ａと４１の複数の入力端子
に、同時に複数の行信号（Ci，Cj…）が供給され
た場合には、優先順位の最も高い入力端子への信
号のみがエンコードされるので、エンコーダ２ａ
と４１の出力には補数関係がなくなる。なお、エ
ンコーダ３ａと４４の複数の入力端子に、同時に
複数の列信号（Ri，Rj…）が供給された場合も同
様である。
に、同時に複数の行信号（Ci，Cj…）が供給され
た場合には、優先順位の最も高い入力端子への信
号のみがエンコードされるので、エンコーダ２ａ
と４１の出力には補数関係がなくなる。なお、エ
ンコーダ３ａと４４の複数の入力端子に、同時に
複数の列信号（Ri，Rj…）が供給された場合も同
様である。
以下、キーマトリクス１において、単一のキー
が押された場合と、複数のキーが同時に押された
場合に分けて、キー入力装置の回路動作を説明す
る。
が押された場合と、複数のキーが同時に押された
場合に分けて、キー入力装置の回路動作を説明す
る。
〔単一キーが押された場合〕
キーマトリクス１の単一のキーが押された場合
には、エンコーダ２ａ，４１、及びエンコーダ３
ａ，４４の出力は、それぞれ高いに補数関係にあ
つて、コード出力の全ビツトが不一致となる。そ
の為、排他的OR回路４２，４３，４５，４６の
出力はいずれもＨレベルとなり、ゲート回路４７
の出力はＬレベルとなる。つまり、キーマトリク
ス１の単一のキーが押された状態では、多キー押
検出信号ｂが出力されることはなく、エンコーダ
２ａとエンコーダ３ａのコード出力ａのみが出力
される。
には、エンコーダ２ａ，４１、及びエンコーダ３
ａ，４４の出力は、それぞれ高いに補数関係にあ
つて、コード出力の全ビツトが不一致となる。そ
の為、排他的OR回路４２，４３，４５，４６の
出力はいずれもＨレベルとなり、ゲート回路４７
の出力はＬレベルとなる。つまり、キーマトリク
ス１の単一のキーが押された状態では、多キー押
検出信号ｂが出力されることはなく、エンコーダ
２ａとエンコーダ３ａのコード出力ａのみが出力
される。
〔複数のキーが同時に押された場合〕
一方、キーマトリクス１の複数のキーが同時に
押された場合には、エンコーダ２ａ，４１、また
は（及び）、エンコーダ３ａ，４４の出力の補数
関係が崩れるので、排他的OR回路４２，４３，
４５，４６のいずれか一つ以上の出力がＬレベル
となつて、ゲート回路４７の出力がＨレベルとな
る。つまり、複数のキーが同時に押された状態で
は、ゲート回路４７から多キー押検出信号ｂが出
力されることになる。
押された場合には、エンコーダ２ａ，４１、また
は（及び）、エンコーダ３ａ，４４の出力の補数
関係が崩れるので、排他的OR回路４２，４３，
４５，４６のいずれか一つ以上の出力がＬレベル
となつて、ゲート回路４７の出力がＨレベルとな
る。つまり、複数のキーが同時に押された状態で
は、ゲート回路４７から多キー押検出信号ｂが出
力されることになる。
(ト) 考案の効果
この考案によれば、２以上の多キーが操作され
ると、多キー操作検出器によりこれが検出され、
表示器にその旨が表示されるので、操作者は多キ
ーが同時に操作されたことを知ることができ、誤
入力を未然に防止することができる。
ると、多キー操作検出器によりこれが検出され、
表示器にその旨が表示されるので、操作者は多キ
ーが同時に操作されたことを知ることができ、誤
入力を未然に防止することができる。
第１図は、この考案の一実施例を示すキー入力
装置の回路ブロツク図、第２図は、同キー入力装
置を用いて表示装置に多キー押表示をなす場合を
説明する全体概略ブロツク図、第３図は、この考
案の他の実施例を示すキー入力装置の回路ブロツ
ク図である。 １……キーマトリクス、２，２ａ，３，３ａ…
…エンコーダ、４……多キー押検出器、３０……
表示装置。
装置の回路ブロツク図、第２図は、同キー入力装
置を用いて表示装置に多キー押表示をなす場合を
説明する全体概略ブロツク図、第３図は、この考
案の他の実施例を示すキー入力装置の回路ブロツ
ク図である。 １……キーマトリクス、２，２ａ，３，３ａ…
…エンコーダ、４……多キー押検出器、３０……
表示装置。
Claims (1)
- 【実用新案登録請求の範囲】 複数個のキースイツチで構成され、このキース
イツチの押動作に対応して行信号C0…Coと列信
号R0…Rnとを出力するキーマトリクス１と、 前記行信号C0…Coを入力端子に受け、優先順
位の最も高い入力端子ｉへの行信号に対応して２
進コードｉを出力する第１のエンコーダ２ａと、 前記行信号C0…Coを前記第１のエンコーダと
は逆順に入力端子に受け、前記第１のエンコーダ
と同じ優先順位付けで動作して、最優先の入力端
子ｊへの行信号に対応して２進コードｊを出力す
る第２のエンコーダ４１と、 前記列信号R0…Rnを入力端子に受け、優先順
位の最も高い入力端子ｉへの列信号に対応して、
２進コードｉを出力する第３のエンコーダ３ａ
と、 前記列信号R0…Rnを前記第３のエンコーダと
は逆順に入力端子に受け、前記第３のエンコーダ
と同じ優先順位付けで動作して、最優先の入力端
子ｊへの列信号に対応して２進コードｊを出力す
る第４のエンコーダ４４と、 前記第１と第２のエンコーダの２進コード出力
の全ビツトを各々比較すると共に、前記第３と第
４のエンコーダの２進コード出力の全ビツトを
各々比較して、一致するビツトが一つでもあれば
多キー押検出信号ｂを出力する検出回路４２，４
３，４５，４６，４７とを備えることを特徴とす
るキー入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985183303U JPH0530194Y2 (ja) | 1985-11-28 | 1985-11-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985183303U JPH0530194Y2 (ja) | 1985-11-28 | 1985-11-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62112734U JPS62112734U (ja) | 1987-07-17 |
| JPH0530194Y2 true JPH0530194Y2 (ja) | 1993-08-02 |
Family
ID=31129918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985183303U Expired - Lifetime JPH0530194Y2 (ja) | 1985-11-28 | 1985-11-28 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0530194Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49100927A (ja) * | 1972-12-27 | 1974-09-24 |
-
1985
- 1985-11-28 JP JP1985183303U patent/JPH0530194Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62112734U (ja) | 1987-07-17 |
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