JPH05303111A - アクティブマトリックス基板およびその製造方法 - Google Patents
アクティブマトリックス基板およびその製造方法Info
- Publication number
- JPH05303111A JPH05303111A JP10623392A JP10623392A JPH05303111A JP H05303111 A JPH05303111 A JP H05303111A JP 10623392 A JP10623392 A JP 10623392A JP 10623392 A JP10623392 A JP 10623392A JP H05303111 A JPH05303111 A JP H05303111A
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- Japan
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- layer
- semiconductor layer
- gate electrode
- electrode
- metal
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Abstract
(57)【要約】 （修正有）
【構成】 基板１上に透明導電膜２を形成して、この透
明導電膜２を画素電極２ａとゲート電極３ａの下地層２
ｂにパターニングし、このゲート電極の下地層２ｂを電
解メッキによって形成される金属薄膜３で被覆してゲー
ト電極３ａを形成し、次いでゲート絶縁膜となる絶縁層
４、チャネル領域となる第一の半導体層５、オーミック
コンタクト層となる第二の半導体層６を形成して、第一
の半導体層５と第二の半導体層６を島状に形成し、次に
前記画素電極２ａ上の絶縁層４の一部を除去して、ソー
ス・ドレイン電極となる金属層７を形成してパターニン
グする。 【効果】 フォトプロセスの減少で製造工程が簡略化さ
れる。また、ゲート電極の電解メッキで量産性が増し、
またゲート電極を低抵抗な金属材料で形成するので、ト
ランジスタの特性が良くなり、表示が高精細化する。
明導電膜２を画素電極２ａとゲート電極３ａの下地層２
ｂにパターニングし、このゲート電極の下地層２ｂを電
解メッキによって形成される金属薄膜３で被覆してゲー
ト電極３ａを形成し、次いでゲート絶縁膜となる絶縁層
４、チャネル領域となる第一の半導体層５、オーミック
コンタクト層となる第二の半導体層６を形成して、第一
の半導体層５と第二の半導体層６を島状に形成し、次に
前記画素電極２ａ上の絶縁層４の一部を除去して、ソー
ス・ドレイン電極となる金属層７を形成してパターニン
グする。 【効果】 フォトプロセスの減少で製造工程が簡略化さ
れる。また、ゲート電極の電解メッキで量産性が増し、
またゲート電極を低抵抗な金属材料で形成するので、ト
ランジスタの特性が良くなり、表示が高精細化する。
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリックス
基板の製造方法とその製造方法によって形成されるアク
ティブマトリックス基板に関し、特にアクティブマトリ
ックス型液晶表示装置などに用いられるアクティブマト
リックス基板の製造方法とアクティブマトリックス基板
に関する。
基板の製造方法とその製造方法によって形成されるアク
ティブマトリックス基板に関し、特にアクティブマトリ
ックス型液晶表示装置などに用いられるアクティブマト
リックス基板の製造方法とアクティブマトリックス基板
に関する。
【０００２】
【従来の技術】従来のアクティブマトリックス基板の製
造方法を図２に基づいて説明する。
造方法を図２に基づいて説明する。
【０００３】まず、同図（ａ）に示すように、ガラス基
板１上に、画素電極となる透明導電膜２と、ゲート電極
（走査信号線）３ａとなる金属膜３をスパッタリング法
などで形成する。
板１上に、画素電極となる透明導電膜２と、ゲート電極
（走査信号線）３ａとなる金属膜３をスパッタリング法
などで形成する。
【０００４】次に、同図（ｂ）に示すように、金属膜３
をゲート電極（走査信号線）３ａが形成されるようにエ
ッチングなどによってパターニングする。
をゲート電極（走査信号線）３ａが形成されるようにエ
ッチングなどによってパターニングする。
【０００５】次に、同図（ｃ）に示すように、透明導電
膜２をゲート電極３ａの下層部分２ａと画素電極２ｂと
取り出し電極２ｃが形成されるようにエッチングなどに
よってパターニングする。
膜２をゲート電極３ａの下層部分２ａと画素電極２ｂと
取り出し電極２ｃが形成されるようにエッチングなどに
よってパターニングする。
【０００６】次に、同図（ｄ）に示すように、ゲート絶
縁膜となる絶縁層４、チャネル領域となる第一の半導体
層５、およびオーミックコンタクト層となる第二の半導
体層６を順次積層して形成する。なお、第一の半導体層
５は、チャネル領域となる下層側半導体層５ａとエッチ
ングのストッパー層となる上層側半導体層５ｂで構成さ
れる。
縁膜となる絶縁層４、チャネル領域となる第一の半導体
層５、およびオーミックコンタクト層となる第二の半導
体層６を順次積層して形成する。なお、第一の半導体層
５は、チャネル領域となる下層側半導体層５ａとエッチ
ングのストッパー層となる上層側半導体層５ｂで構成さ
れる。
【０００７】次に、同図（ｅ）に示すように、ゲート電
極３ａ上の第一の半導体層５ａ、５ｂと第二の半導体層
６を島状に形成する。
極３ａ上の第一の半導体層５ａ、５ｂと第二の半導体層
６を島状に形成する。
【０００８】次に、同図（ｆ）に示すように、画素電極
２ｂ上の絶縁層４の一部を除去する。
２ｂ上の絶縁層４の一部を除去する。
【０００９】次に、同図（ｇ）に示すように、金属層７
を形成してパターニングすることによって、ソース・ド
レイン電極を形成すると共に、オーミックコンタクト層
６を分割する。この場合、第一の半導体層５の上層側半
導体層５ｂがオーミックコンタクト層６を分割する際に
用いられるエッチング液に対するストッパー層となる。
なお、金属層７を形成してパターニングする際に、取り
出し電極２ｃ上の金属層７は残しておく。
を形成してパターニングすることによって、ソース・ド
レイン電極を形成すると共に、オーミックコンタクト層
６を分割する。この場合、第一の半導体層５の上層側半
導体層５ｂがオーミックコンタクト層６を分割する際に
用いられるエッチング液に対するストッパー層となる。
なお、金属層７を形成してパターニングする際に、取り
出し電極２ｃ上の金属層７は残しておく。
【００１０】最後に、同図（ｈ）に示すように、窒化シ
リコン（ＳｉＮx ）などから成るパシベーション膜８を
形成して、取り出し電極２ｃ部分が露出するようにパタ
ーニングして完成する。
リコン（ＳｉＮx ）などから成るパシベーション膜８を
形成して、取り出し電極２ｃ部分が露出するようにパタ
ーニングして完成する。
【００１１】
【発明が解決しようとする問題点】ところが、この従来
のアクティブマトリックス基板の製造方法では、（ｂ）
（ｃ）（ｅ）（ｆ）（ｇ）（ｈ）の各工程でフォトマス
クが必要であり、計六枚のフォトマスクが必要で、フォ
トプロセスに時間がかかるという問題があった。このよ
うにフォトプロセス工程が多くあると、製造歩留りが低
下する要因になる。
のアクティブマトリックス基板の製造方法では、（ｂ）
（ｃ）（ｅ）（ｆ）（ｇ）（ｈ）の各工程でフォトマス
クが必要であり、計六枚のフォトマスクが必要で、フォ
トプロセスに時間がかかるという問題があった。このよ
うにフォトプロセス工程が多くあると、製造歩留りが低
下する要因になる。
【００１２】また、この従来のアクティブマトリックス
基板の製造方法では、ゲート電極３ａとなる金属層３を
スッパタリングなどの真空系を必要とする成膜手法で形
成することから、量産性が悪いという問題があった。
基板の製造方法では、ゲート電極３ａとなる金属層３を
スッパタリングなどの真空系を必要とする成膜手法で形
成することから、量産性が悪いという問題があった。
【００１３】さらに、この従来のアクティブマトリック
ス基板の製造方法では、ゲート電極３ａとなる金属層３
をスパッタリングなどの真空系を必要とする成膜手法で
形成することから、その材料は、クロム（Ｃｒ）やアル
ミニウム（Ａｌ）やタンタル（Ｔａ）などに限られ、信
号の遅延を防止するためには、ゲート電極３ａの幅や厚
みを増して低抵抗にする必要があり、高精細化の妨げに
なるという問題があった。
ス基板の製造方法では、ゲート電極３ａとなる金属層３
をスパッタリングなどの真空系を必要とする成膜手法で
形成することから、その材料は、クロム（Ｃｒ）やアル
ミニウム（Ａｌ）やタンタル（Ｔａ）などに限られ、信
号の遅延を防止するためには、ゲート電極３ａの幅や厚
みを増して低抵抗にする必要があり、高精細化の妨げに
なるという問題があった。
【００１４】
【問題点を解決するための手段】本発明は、このような
従来技術の問題点に鑑みてなされたものであり、その製
造方法の特徴とするところは、基板上に透明導電膜を形
成して、この透明導電膜を画素電極とゲート電極の下地
層にパターニングし、このゲート電極の下地層を電解メ
ッキによって形成される金属薄膜で被覆してゲート電極
を形成し、次いでゲート絶縁膜となる絶縁層、チャネル
領域となる第一の半導体層、オーミックコンタクト層と
なる第二の半導体層を順次積層して、第一の半導体層と
第二の半導体層を島状に形成し、次に前記画素電極上の
絶縁層の一部を除去して、ソース・ドレイン電極となる
金属層を形成してパターニングする点にある。
従来技術の問題点に鑑みてなされたものであり、その製
造方法の特徴とするところは、基板上に透明導電膜を形
成して、この透明導電膜を画素電極とゲート電極の下地
層にパターニングし、このゲート電極の下地層を電解メ
ッキによって形成される金属薄膜で被覆してゲート電極
を形成し、次いでゲート絶縁膜となる絶縁層、チャネル
領域となる第一の半導体層、オーミックコンタクト層と
なる第二の半導体層を順次積層して、第一の半導体層と
第二の半導体層を島状に形成し、次に前記画素電極上の
絶縁層の一部を除去して、ソース・ドレイン電極となる
金属層を形成してパターニングする点にある。
【００１５】また、上記のような製造方法を用いれば、
基板上に透明導電膜から成る画素電極とゲート電極と取
り出し電極を設け、前記ゲート電極を金、銀、銅などの
低抵抗な金属材料で被覆し、このゲート電極上にゲート
絶縁膜となる絶縁層、チャネル領域となる第一の半導体
層、オーミックコンタクト層となる第二の半導体層、お
よびソース・ドレイン電極となる金属層を設けたアクテ
ィブマトリックス基板が得られる。
基板上に透明導電膜から成る画素電極とゲート電極と取
り出し電極を設け、前記ゲート電極を金、銀、銅などの
低抵抗な金属材料で被覆し、このゲート電極上にゲート
絶縁膜となる絶縁層、チャネル領域となる第一の半導体
層、オーミックコンタクト層となる第二の半導体層、お
よびソース・ドレイン電極となる金属層を設けたアクテ
ィブマトリックス基板が得られる。
【００１６】
【作用】上記のように構成することにより、ゲート電極
を形成する際のフォトプロセスが従来よりも一回減少
し、製造工程が簡略化される。また、ゲート電極を形成
する際には、電解メッキで行うことから、量産性が増
す。さらに、電解メッキで行うと金、銀、銅など低抵抗
な金属材料でゲート電極を形成することができ、トラン
ジスタのオン電流の立ち上がりが良くなると共に、高精
細化できる。
を形成する際のフォトプロセスが従来よりも一回減少
し、製造工程が簡略化される。また、ゲート電極を形成
する際には、電解メッキで行うことから、量産性が増
す。さらに、電解メッキで行うと金、銀、銅など低抵抗
な金属材料でゲート電極を形成することができ、トラン
ジスタのオン電流の立ち上がりが良くなると共に、高精
細化できる。
【００１７】
【実施例】以下、本発明を添付図面に基づき詳細に説明
する。
する。
【００１８】図１は、本発明に係るアクティブマトリッ
クス基板の製造工程を説明するための図である。
クス基板の製造工程を説明するための図である。
【００１９】まず、同図（ａ）に示すように、ガラス基
板１上に、透明導電膜２をスパッタリング法などで形成
する。この透明導電膜２は、酸化インジウム錫（ＩＴ
Ｏ）や酸化錫（ＳｎＯ2 ）などで形成される。
板１上に、透明導電膜２をスパッタリング法などで形成
する。この透明導電膜２は、酸化インジウム錫（ＩＴ
Ｏ）や酸化錫（ＳｎＯ2 ）などで形成される。
【００２０】次に、同図（ｂ）に示すように、透明導電
膜２をゲート電極の下地層２ａ、画素電極２ｂ、および
取り出し電極２ｃが形成されるようにパターニングす
る。このパターニングに際しては、ヨウ化水素酸と次亜
リン酸の混合液などのエッチング液を用いて不要な部分
をエッチング除去することにより行う。
膜２をゲート電極の下地層２ａ、画素電極２ｂ、および
取り出し電極２ｃが形成されるようにパターニングす
る。このパターニングに際しては、ヨウ化水素酸と次亜
リン酸の混合液などのエッチング液を用いて不要な部分
をエッチング除去することにより行う。
【００２１】次に、同図（ｃ）に示すように、ゲート電
極の下地層２ｂを電解メッキで形成される金属薄膜で被
覆する。この金属材料としては、金（Ａｕ）、銀（Ａ
ｇ）、銅（Ｃｕ）などが好適である。このような金属材
料を電解メッキするには、金メッキの場合は、ｐＨが３
〜６で液温が２０〜６０℃のシアン化金カリウムなどが
用いられ、銀メッキを行う場合は、ｐＨが１１〜１３で
液温が２０〜４０℃のシアン化銀などが用いられ、銅メ
ッキを行う場合は、ｐＨが１１〜１３で液温が５０〜６
０℃のシアン化銅などが用いられる。また、ゲート電極
の下地層２ａは、アクティブマトリックス基板の走査信
号線となるものであり、画素電極２ｂとは独立している
ことから、走査信号線のいずれか一箇所で相互に接続し
ておけば、このゲート電極の下地層２ａと取り出し電極
２ｃ部分だけを選択的に電解メッキすることができる。
また、金属材料として銅や金を用いるときは、耐蝕性・
耐薬品性に優れたチタン（Ｔｉ）やタンタル（Ｔａ）な
どをさらにメッキしてもよい。
極の下地層２ｂを電解メッキで形成される金属薄膜で被
覆する。この金属材料としては、金（Ａｕ）、銀（Ａ
ｇ）、銅（Ｃｕ）などが好適である。このような金属材
料を電解メッキするには、金メッキの場合は、ｐＨが３
〜６で液温が２０〜６０℃のシアン化金カリウムなどが
用いられ、銀メッキを行う場合は、ｐＨが１１〜１３で
液温が２０〜４０℃のシアン化銀などが用いられ、銅メ
ッキを行う場合は、ｐＨが１１〜１３で液温が５０〜６
０℃のシアン化銅などが用いられる。また、ゲート電極
の下地層２ａは、アクティブマトリックス基板の走査信
号線となるものであり、画素電極２ｂとは独立している
ことから、走査信号線のいずれか一箇所で相互に接続し
ておけば、このゲート電極の下地層２ａと取り出し電極
２ｃ部分だけを選択的に電解メッキすることができる。
また、金属材料として銅や金を用いるときは、耐蝕性・
耐薬品性に優れたチタン（Ｔｉ）やタンタル（Ｔａ）な
どをさらにメッキしてもよい。
【００２２】以下、従来の製造方法と同一であり、同図
（ｄ）に示すように、ゲート絶縁膜となる絶縁層４、チ
ャネル領域となる第一の半導体層５、およびオーミック
コンタクト層となる第二の半導体層６を順次積層して形
成する。絶縁層４は、例えば窒化シリコン膜（Ｓｉ
ＮX ）などで形成され、第一の半導体層５と第二の半導
体層６は非晶質シリコンなどで形成され、いずれもプラ
ズマＣＶＤ法などで形成される。なお、第一の半導体層
５をチャネル領域となる下層側半導体層５ａとエッチン
グのストッパー層となる上層側半導体層５ｂで形成する
と格別な工程でエッチングのストッパー層を設ける必要
がなく、工程が簡略化され、またチャネル長さを短くで
き、高精細化できる。この場合、上層側半導体層５ｂと
第二の半導体層６とにエッチングレートの差を持たせる
ために、上層側半導体層５ｂに、例えば窒素元素や炭素
元素を少量含有させると共に、第二の半導体層６を微結
晶半導体層で構成するのが望ましい。
（ｄ）に示すように、ゲート絶縁膜となる絶縁層４、チ
ャネル領域となる第一の半導体層５、およびオーミック
コンタクト層となる第二の半導体層６を順次積層して形
成する。絶縁層４は、例えば窒化シリコン膜（Ｓｉ
ＮX ）などで形成され、第一の半導体層５と第二の半導
体層６は非晶質シリコンなどで形成され、いずれもプラ
ズマＣＶＤ法などで形成される。なお、第一の半導体層
５をチャネル領域となる下層側半導体層５ａとエッチン
グのストッパー層となる上層側半導体層５ｂで形成する
と格別な工程でエッチングのストッパー層を設ける必要
がなく、工程が簡略化され、またチャネル長さを短くで
き、高精細化できる。この場合、上層側半導体層５ｂと
第二の半導体層６とにエッチングレートの差を持たせる
ために、上層側半導体層５ｂに、例えば窒素元素や炭素
元素を少量含有させると共に、第二の半導体層６を微結
晶半導体層で構成するのが望ましい。
【００２３】次に、同図（ｅ）に示すように、ゲート電
極３ａ上の第一の半導体層４と第二の半導体層５を島状
に形成する。この場合、フッ酸と硝酸などのエッチング
液が用いられる。
極３ａ上の第一の半導体層４と第二の半導体層５を島状
に形成する。この場合、フッ酸と硝酸などのエッチング
液が用いられる。
【００２４】次に、同図（ｆ）に示すように、画素電極
２ａ上の絶縁層４の一部を除去する。この場合、フッ化
アンモニウムとフッ酸の混合液などのエッチング液が用
いられる。
２ａ上の絶縁層４の一部を除去する。この場合、フッ化
アンモニウムとフッ酸の混合液などのエッチング液が用
いられる。
【００２５】次に、同図（ｇ）に示すように、ソース・
ドレイン電極となる金属層７を形成してパターニングす
る。この金属層７は、アルミニウム、チタン、クロム、
タンタルなどで形成される。この場合、アルミニウムや
チタンをエッチングする場合は、リン酸と硝酸の混合液
が用いられ、クロムをエッチングする場合は、硝酸セリ
ウムアンモニウムと硝酸の混合液が用いられ、タンタル
をエッチングする場合は、ＣＦ4 ガスとＯ2 ガスによる
ケミカルドライエッチングなどでエッチングされる。ま
た、第二の半導体層６をフッ酸と硝酸の混合液などでエ
ッチングすることによって分割する。この場合、第一の
半導体層５の上層側半導体層５ｂがエッチング液に対す
るストッパー層となる。なお、オーミックコンタクト層
６と金属層７との間で、良好なオーミックコンタクトを
とるために、オーミックコンタクト層６と金属層７との
間に、モリブデンシリサイドなどの金属層を介在させて
もよい。
ドレイン電極となる金属層７を形成してパターニングす
る。この金属層７は、アルミニウム、チタン、クロム、
タンタルなどで形成される。この場合、アルミニウムや
チタンをエッチングする場合は、リン酸と硝酸の混合液
が用いられ、クロムをエッチングする場合は、硝酸セリ
ウムアンモニウムと硝酸の混合液が用いられ、タンタル
をエッチングする場合は、ＣＦ4 ガスとＯ2 ガスによる
ケミカルドライエッチングなどでエッチングされる。ま
た、第二の半導体層６をフッ酸と硝酸の混合液などでエ
ッチングすることによって分割する。この場合、第一の
半導体層５の上層側半導体層５ｂがエッチング液に対す
るストッパー層となる。なお、オーミックコンタクト層
６と金属層７との間で、良好なオーミックコンタクトを
とるために、オーミックコンタクト層６と金属層７との
間に、モリブデンシリサイドなどの金属層を介在させて
もよい。
【００２６】最後に、同図（ｈ）に示すように、窒化シ
リコン（ＳｉＮx ）などから成るパシベーション膜７を
形成して、取り出し電極２ｃ部分が露出するようにパタ
ーニングして完成する。このようなパシベーション膜７
もプラズマＣＶＤ法で形成される。
リコン（ＳｉＮx ）などから成るパシベーション膜７を
形成して、取り出し電極２ｃ部分が露出するようにパタ
ーニングして完成する。このようなパシベーション膜７
もプラズマＣＶＤ法で形成される。
【００２７】本発明に係るアクティブマトリックス基板
の製造方法では、工程（ｂ）（ｅ）（ｆ）（ｇ）（ｈ）
の各工程でフォトマスクが必要となり、計五枚のフォト
マスクで済む。
の製造方法では、工程（ｂ）（ｅ）（ｆ）（ｇ）（ｈ）
の各工程でフォトマスクが必要となり、計五枚のフォト
マスクで済む。
【００２８】
【発明の効果】以上のように、本発明に係るアクティブ
マトリックス基板の製造方法によれば、基板上に透明導
電膜を形成して、この透明導電膜を画素電極とゲート電
極にパターニングし、このゲート電極を電解メッキによ
って形成される金属薄膜で被覆することから、ゲート電
極を形成する際のフォトプロセスが従来よりも一回減少
し、製造工程が簡略化され、製造歩留り低下の要因を減
少させることができる。また、ゲート電極を形成する際
には、電解メッキで行うことから、量産性が増す。ま
た、上記のように、ゲート電極を電解メッキによって形
成される金属薄膜で被覆すると、ゲート電極を金、銀、
銅など低抵抗な金属材料で形成することができ、トラン
ジスタのオン電流の立ち上がりが良くなると共に、高精
細化できる。
マトリックス基板の製造方法によれば、基板上に透明導
電膜を形成して、この透明導電膜を画素電極とゲート電
極にパターニングし、このゲート電極を電解メッキによ
って形成される金属薄膜で被覆することから、ゲート電
極を形成する際のフォトプロセスが従来よりも一回減少
し、製造工程が簡略化され、製造歩留り低下の要因を減
少させることができる。また、ゲート電極を形成する際
には、電解メッキで行うことから、量産性が増す。ま
た、上記のように、ゲート電極を電解メッキによって形
成される金属薄膜で被覆すると、ゲート電極を金、銀、
銅など低抵抗な金属材料で形成することができ、トラン
ジスタのオン電流の立ち上がりが良くなると共に、高精
細化できる。
【００２９】
【図１】本発明に係るアクティブマトリックス基板の製
造方法を説明するための工程図である。
造方法を説明するための工程図である。
【図２】従来のアクティブマトリックス基板の製造方法
を説明するための工程図である。
を説明するための工程図である。
１・・・基板、２・・・透明導電膜、３ａ・・・ゲート
電極、４・・・絶縁膜、５・・・第一の半導体層、６・
・・第二の半導体層、７・・・金属層。
電極、４・・・絶縁膜、５・・・第一の半導体層、６・
・・第二の半導体層、７・・・金属層。
Claims (2)
- 【請求項１】 基板上に透明導電膜を形成して、この透
明導電膜を画素電極とゲート電極の下地層にパターニン
グし、このゲート電極の下地層を電解メッキによって形
成される金属薄膜で被覆してゲート電極を形成し、次い
でゲート絶縁膜となる絶縁層、チャネル領域となる第一
の半導体層、オーミックコンタクト層となる第二の半導
体層を順次積層して、第一の半導体層と第二の半導体層
を島状に形成し、次に前記画素電極上の絶縁層の一部を
除去して、ソース・ドレイン電極となる金属層を形成し
てパターニングするアクティブマトリックス基板の製造
方法。 - 【請求項２】 基板上に透明導電膜から成る画素電極と
ゲート電極と取り出し電極を設け、前記ゲート電極と取
り出し電極を金、銀、銅などの低抵抗な金属材料で被覆
し、このゲート電極上にゲート絶縁膜となる絶縁層、チ
ャネル領域となる第一の半導体層、オーミックコンタク
ト層となる第二の半導体層、およびソース・ドレイン電
極となる金属層を設けて成るアクティブマトリックス基
板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10623392A JPH05303111A (ja) | 1992-04-24 | 1992-04-24 | アクティブマトリックス基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10623392A JPH05303111A (ja) | 1992-04-24 | 1992-04-24 | アクティブマトリックス基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05303111A true JPH05303111A (ja) | 1993-11-16 |
Family
ID=14428409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10623392A Pending JPH05303111A (ja) | 1992-04-24 | 1992-04-24 | アクティブマトリックス基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05303111A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467545B1 (ko) * | 2000-06-27 | 2005-01-24 | 인터내셔널 비지네스 머신즈 코포레이션 | 트랜지스터 디바이스 |
| JP2005078051A (ja) * | 2003-08-28 | 2005-03-24 | Ind Technol Res Inst | 薄膜トランジスタ液晶ディスプレイのアレイパネル製造方法 |
| KR100744396B1 (ko) * | 2006-04-10 | 2007-07-30 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치의 어레이기판의 제조방법 |
| KR100848100B1 (ko) * | 2002-05-21 | 2008-07-24 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그의 제조방법 |
-
1992
- 1992-04-24 JP JP10623392A patent/JPH05303111A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467545B1 (ko) * | 2000-06-27 | 2005-01-24 | 인터내셔널 비지네스 머신즈 코포레이션 | 트랜지스터 디바이스 |
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