JPH06261224A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH06261224A JPH06261224A JP5047622A JP4762293A JPH06261224A JP H06261224 A JPH06261224 A JP H06261224A JP 5047622 A JP5047622 A JP 5047622A JP 4762293 A JP4762293 A JP 4762293A JP H06261224 A JPH06261224 A JP H06261224A
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- JP
- Japan
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- signal
- phase difference
- phase
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 位相差を検出し、相応する分周比でクロック
信号を分周し帰還信号を生成し、所定時間以内に入力信
号に同期したクロック信号を出力する。 【構成】 入力信号１０と帰還信号１２間の位相差を検
出する第一の位相比較器１と、低域フィルタ２と、所定
のクロック信号１１を発生する電圧制御発振器３と、第
一の位相比較器１と並列に接続される第二の位相比較器
４と、第二の位相比較器が出力する信号を入力し、クロ
ック信号１１の周期を最小単位としてデジタルデータに
変換するデジタル変換部５と、デジタルデータに応じ記
憶している所定のプリセットデータ１３を出力するＲＯ
Ｍテーブル６と、ＲＯＭテーブル６より供給されたデー
タに応じ分周比を変えるとともに、該分周比に基づき、
クロック信号１１を分周した後、出力（帰還）信号１２
を第一の位相比較器１および第二の位相比較器４に帰還
させるカウンタ７とでなる。
信号を分周し帰還信号を生成し、所定時間以内に入力信
号に同期したクロック信号を出力する。 【構成】 入力信号１０と帰還信号１２間の位相差を検
出する第一の位相比較器１と、低域フィルタ２と、所定
のクロック信号１１を発生する電圧制御発振器３と、第
一の位相比較器１と並列に接続される第二の位相比較器
４と、第二の位相比較器が出力する信号を入力し、クロ
ック信号１１の周期を最小単位としてデジタルデータに
変換するデジタル変換部５と、デジタルデータに応じ記
憶している所定のプリセットデータ１３を出力するＲＯ
Ｍテーブル６と、ＲＯＭテーブル６より供給されたデー
タに応じ分周比を変えるとともに、該分周比に基づき、
クロック信号１１を分周した後、出力（帰還）信号１２
を第一の位相比較器１および第二の位相比較器４に帰還
させるカウンタ７とでなる。
Description
【０００１】
【産業上の利用分野】本発明は、分周比を適宜変化させ
て、帰還信号の位相を基準信号に合わせ込むＰＬＬ（フ
ェーズロックドループ）回路に関する。
て、帰還信号の位相を基準信号に合わせ込むＰＬＬ（フ
ェーズロックドループ）回路に関する。
【０００２】
【従来の技術】クリアビジョン（ＥＤＴＶ）等で、放送
されたカラーテレビ信号の水平同期信号に位相同期する
クロック信号を得るため、例えば、図４に示すＰＬＬ回
路（ブロック図）が使用される。３１は基準信号として
入力する放送されたカラーテレビ信号の水平同期信号４
０とＶＣＯ３４が発振し出力するクロック信号４１をカ
ウンタ３７で分周して得られる帰還信号（水平同期信
号）４２とを位相比較し、両信号の位相差に応じた信号
を発生する位相比較器である。３２は前記位相比較器３
１から位相差に応じた信号が供給され、該信号に基づき
直流電圧を生成する低域フィルタ（ＬＰＦ）である。３
４は、前記直流電圧に基づき、発振周波数と位相を制御
し、所望のクロック信号４１を生成し出力する電圧制御
発振（ＶＣＯ）回路である。３７は前記クロック信号４
１を所定の比率で分周し、帰還信号４２を生成するカウ
ンタ（分周器）である。しかし、上記した従来のＰＬＬ
回路では、カウンタ３７の分周比が固定値であるため、
電源投入のタイミングなどによっては、おおむねＬＰＦ
３２と縦続接続するＶＣＯ３４の総合特性によって決ま
る遅い収束速度のため、必要な収束時間内に水平同期信
号４０に位相同期する安定したクロック信号４１を発生
させることができなかった。
されたカラーテレビ信号の水平同期信号に位相同期する
クロック信号を得るため、例えば、図４に示すＰＬＬ回
路（ブロック図）が使用される。３１は基準信号として
入力する放送されたカラーテレビ信号の水平同期信号４
０とＶＣＯ３４が発振し出力するクロック信号４１をカ
ウンタ３７で分周して得られる帰還信号（水平同期信
号）４２とを位相比較し、両信号の位相差に応じた信号
を発生する位相比較器である。３２は前記位相比較器３
１から位相差に応じた信号が供給され、該信号に基づき
直流電圧を生成する低域フィルタ（ＬＰＦ）である。３
４は、前記直流電圧に基づき、発振周波数と位相を制御
し、所望のクロック信号４１を生成し出力する電圧制御
発振（ＶＣＯ）回路である。３７は前記クロック信号４
１を所定の比率で分周し、帰還信号４２を生成するカウ
ンタ（分周器）である。しかし、上記した従来のＰＬＬ
回路では、カウンタ３７の分周比が固定値であるため、
電源投入のタイミングなどによっては、おおむねＬＰＦ
３２と縦続接続するＶＣＯ３４の総合特性によって決ま
る遅い収束速度のため、必要な収束時間内に水平同期信
号４０に位相同期する安定したクロック信号４１を発生
させることができなかった。
【０００３】
【発明が解決しようとする課題】本発明は上記問題点に
鑑みなされたもので、入力（基準）信号が供給される
と、所定時間以内に、その入力信号に位相同期したクロ
ック信号を出力することができるＰＬＬ回路を提供する
ことを目的とする。
鑑みなされたもので、入力（基準）信号が供給される
と、所定時間以内に、その入力信号に位相同期したクロ
ック信号を出力することができるＰＬＬ回路を提供する
ことを目的とする。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、入力する信号間の位相差を検出し該位相差に応じた
信号を出力する第一の位相差検出手段と、前記位相差検
出手段が出力する信号を入力し直流電圧に変換し出力す
る低域フィルタと、前記低域フィルタに縦続接続すると
ともに前記直流電圧により制御され所定の信号を発生し
該信号を出力する電圧制御発振手段と、前記電圧制御発
振手段の出力信号を分周するとともに前記位相差検出手
段に帰還接続する分周手段とからなるＰＬＬ回路におい
て、前記第一の位相差検出手段と並列に接続し入力する
信号間の位相差を検出し該位相差に応じた信号を出力す
る第二の位相差検出手段と、前記第二の位相差検出手段
が出力する信号を入力しデジタルデータに変換し出力す
る手段と、入力したデジタルデータに応じ記憶している
所定のデータを出力する記憶手段と、前記記憶手段より
供給されたデータに応じ分周比を変える分周手段とから
なる。
に、入力する信号間の位相差を検出し該位相差に応じた
信号を出力する第一の位相差検出手段と、前記位相差検
出手段が出力する信号を入力し直流電圧に変換し出力す
る低域フィルタと、前記低域フィルタに縦続接続すると
ともに前記直流電圧により制御され所定の信号を発生し
該信号を出力する電圧制御発振手段と、前記電圧制御発
振手段の出力信号を分周するとともに前記位相差検出手
段に帰還接続する分周手段とからなるＰＬＬ回路におい
て、前記第一の位相差検出手段と並列に接続し入力する
信号間の位相差を検出し該位相差に応じた信号を出力す
る第二の位相差検出手段と、前記第二の位相差検出手段
が出力する信号を入力しデジタルデータに変換し出力す
る手段と、入力したデジタルデータに応じ記憶している
所定のデータを出力する記憶手段と、前記記憶手段より
供給されたデータに応じ分周比を変える分周手段とから
なる。
【０００５】
【作用】以上のように構成したので、第二の位相差検出
手段が検出する位相差に基づき、電圧制御発振手段の出
力信号の周期を単位とし量子化されたデジタルデータに
より、記憶手段から所定のデータが取り出され、そのデ
ータを分周手段に供給し分周比を変えることにより、生
成される帰還信号と基準信号との位相差を、電圧制御発
振手段の出力信号の２分の１周期期間以内に減少させ
る。
手段が検出する位相差に基づき、電圧制御発振手段の出
力信号の周期を単位とし量子化されたデジタルデータに
より、記憶手段から所定のデータが取り出され、そのデ
ータを分周手段に供給し分周比を変えることにより、生
成される帰還信号と基準信号との位相差を、電圧制御発
振手段の出力信号の２分の１周期期間以内に減少させ
る。
【０００６】
【実施例】以下、本発明によるＰＬＬ回路について、図
を用いて詳細に説明する。図１は、本発明によるＰＬＬ
回路の実施例ブロック図である。１は入力信号１０と帰
還信号１２間の位相差を検出し該位相差に応じた信号を
出力する第一の位相比較器である。２は、前記位相差に
応じた信号を入力し、直流電圧に変換し出力する低域フ
ィルタである。３は、前記低域フィルタ２に縦続接続す
るとともに、低域フィルタ２が供給する直流電圧により
制御され、所定のクロック信号１１を発生する電圧制御
発振器である。４は前記第一の位相比較器１と並列に接
続され、入力する信号間の位相差を検出し、該位相差に
応じた信号を出力する第二の位相比較器である。５は、
前記第二の位相比較器が出力する信号を入力し、前記ク
ロック信号１１の周期を最小単位としてデジタルデータ
に変換し出力するデジタル変換部である。６は入力する
デジタルデータに対応し、記憶している所定のプリセッ
トデータ１３を出力するＲＯＭテーブルである。７は、
前記ＲＯＭテーブル６より供給されたデータに応じ分周
比を変えるとともに、該分周比に基づき、前記クロック
信号１１を分周した後、該出力（帰還）信号１２を前記
第一の位相比較器１および第二の位相比較器４に帰還さ
せるカウンタである。
を用いて詳細に説明する。図１は、本発明によるＰＬＬ
回路の実施例ブロック図である。１は入力信号１０と帰
還信号１２間の位相差を検出し該位相差に応じた信号を
出力する第一の位相比較器である。２は、前記位相差に
応じた信号を入力し、直流電圧に変換し出力する低域フ
ィルタである。３は、前記低域フィルタ２に縦続接続す
るとともに、低域フィルタ２が供給する直流電圧により
制御され、所定のクロック信号１１を発生する電圧制御
発振器である。４は前記第一の位相比較器１と並列に接
続され、入力する信号間の位相差を検出し、該位相差に
応じた信号を出力する第二の位相比較器である。５は、
前記第二の位相比較器が出力する信号を入力し、前記ク
ロック信号１１の周期を最小単位としてデジタルデータ
に変換し出力するデジタル変換部である。６は入力する
デジタルデータに対応し、記憶している所定のプリセッ
トデータ１３を出力するＲＯＭテーブルである。７は、
前記ＲＯＭテーブル６より供給されたデータに応じ分周
比を変えるとともに、該分周比に基づき、前記クロック
信号１１を分周した後、該出力（帰還）信号１２を前記
第一の位相比較器１および第二の位相比較器４に帰還さ
せるカウンタである。
【０００７】本発明によるＰＬＬ回路の動作を説明す
る。図２は、本発明によるＰＬＬ回路において、入力
（基準）信号に対する比較（帰還）信号の位相差を示す
図である。（イ）図は、比較信号が遅れ位相差を有する
場合であり、（ロ）図は、比較信号が進み位相差を有す
る場合である。（イ）図では、比較信号１２は入力信号
１０と比較し、クロック信号の周期２１を単位として、
約５周期分の遅れ位相差２２が存在することを表す。
（ロ）図では、比較信号１２は入力信号１０と比較し、
クロック信号の周期２１を単位として、約４周期分の進
み位相差２３が存在することを表す。
る。図２は、本発明によるＰＬＬ回路において、入力
（基準）信号に対する比較（帰還）信号の位相差を示す
図である。（イ）図は、比較信号が遅れ位相差を有する
場合であり、（ロ）図は、比較信号が進み位相差を有す
る場合である。（イ）図では、比較信号１２は入力信号
１０と比較し、クロック信号の周期２１を単位として、
約５周期分の遅れ位相差２２が存在することを表す。
（ロ）図では、比較信号１２は入力信号１０と比較し、
クロック信号の周期２１を単位として、約４周期分の進
み位相差２３が存在することを表す。
【０００８】図３は、本発明によるＰＬＬ回路におい
て、検出された位相差とカウンタにプリセットされる分
周用データの関係表である。例えば、位相差＋Ａが検出
されたとすると、＋は比較信号が入力信号よりも位相が
Ａだけ進んでいることを表している。この場合、Ａはク
ロック信号の周期を単位として、量子化され数値データ
ａに対応する。クロック信号を分周するカウンタには、
（標準値＋ａ）がプリセットされる。よって、分周する
カウンタはクロック信号を前記標準値＋ａ計数した後、
波形を変化させるように信号出力するので、比較信号の
進み位相差は２分の１クロック周期以内に減少された
後、第一の位相比較器１から電圧制御発振器３およびカ
ウンタ７を経由し帰還する回路の働きにより、所定の範
囲以内に収束する。同様な動作により、遅れ位相差−Ｂ
の場合、分周するカウンタには、（標準値−ｂ）がプリ
セットされた後、分周動作等があり、比較信号の遅れ位
相差は解消される。尚、前記標準値は、カウンタ７がク
ロック信号１１を、その値分数えた時点で入力信号１０
の周期となるような値が設定される。因みに、クロック
信号１１を４ｆｓｃ（カラーサブキャリア３．５８ＭＨ
ｚの４倍）とすると、カウンタの標準値は９１０であ
る。また、第二の位相比較器４が検出する位相差が２分
の１クロック周期以内となる場合、カウンタ７には前記
標準値はがプリセットされる。
て、検出された位相差とカウンタにプリセットされる分
周用データの関係表である。例えば、位相差＋Ａが検出
されたとすると、＋は比較信号が入力信号よりも位相が
Ａだけ進んでいることを表している。この場合、Ａはク
ロック信号の周期を単位として、量子化され数値データ
ａに対応する。クロック信号を分周するカウンタには、
（標準値＋ａ）がプリセットされる。よって、分周する
カウンタはクロック信号を前記標準値＋ａ計数した後、
波形を変化させるように信号出力するので、比較信号の
進み位相差は２分の１クロック周期以内に減少された
後、第一の位相比較器１から電圧制御発振器３およびカ
ウンタ７を経由し帰還する回路の働きにより、所定の範
囲以内に収束する。同様な動作により、遅れ位相差−Ｂ
の場合、分周するカウンタには、（標準値−ｂ）がプリ
セットされた後、分周動作等があり、比較信号の遅れ位
相差は解消される。尚、前記標準値は、カウンタ７がク
ロック信号１１を、その値分数えた時点で入力信号１０
の周期となるような値が設定される。因みに、クロック
信号１１を４ｆｓｃ（カラーサブキャリア３．５８ＭＨ
ｚの４倍）とすると、カウンタの標準値は９１０であ
る。また、第二の位相比較器４が検出する位相差が２分
の１クロック周期以内となる場合、カウンタ７には前記
標準値はがプリセットされる。
【０００９】
【発明の効果】以上説明したように、本発明は入力（基
準）信号が供給されると、所定時間以内に、その入力信
号に位相同期したクロック信号を出力することができる
ＰＬＬ回路を提供する。従って、クリアビジョンなど
で、入力した水平同期信号に位相同期するクロック信号
を、チャンネル切り換え、電源の投入など所定の時間以
内に安定したクロック信号を供給することができる。
準）信号が供給されると、所定時間以内に、その入力信
号に位相同期したクロック信号を出力することができる
ＰＬＬ回路を提供する。従って、クリアビジョンなど
で、入力した水平同期信号に位相同期するクロック信号
を、チャンネル切り換え、電源の投入など所定の時間以
内に安定したクロック信号を供給することができる。
【図１】本発明によるＰＬＬ回路の実施例ブロック図で
ある。
ある。
【図２】本発明によるＰＬＬ回路において、入力（基
準）信号に対する比較（帰還）信号の位相差を示す図で
ある。
準）信号に対する比較（帰還）信号の位相差を示す図で
ある。
【図３】本発明によるＰＬＬ回路において、検出された
位相差とカウンタにプリセットされる分周用データの関
係表である。
位相差とカウンタにプリセットされる分周用データの関
係表である。
【図４】従来のＰＬＬ回路の実施例ブロック図である。
１ 第一の位相比較器 ２ 低域フィルタ ３ 電圧制御発振器 ４ 第二の位相比較器 ５ デジタル変換部 ６ ＲＯＭテーブル ７ カウンタ １０ 入力信号 １１ クロック信号 １２ 帰還信号 １３ プリセットデータ ２１ クロック信号の周期 ２２ 遅れ位相差 ２３ 進み位相差 ２５ 検出された位相差 ２６ カウンタにプリセットされる分周用データ ３１ 位相比較器 ３２ 低域フィルタ（ＬＰＦ） ３４ 電圧制御発振器 ３７ カウンタ ４０ 入力信号 ４１ クロック信号 ４２ 帰還信号
Claims (2)
- 【請求項１】 入力する信号間の位相差を検出し該位相
差に応じた信号を出力する第一の位相差検出手段と、前
記位相差検出手段が出力する信号を入力し直流電圧に変
換し出力する低域フィルタと、前記低域フィルタに縦続
接続するとともに前記直流電圧により制御され所定の信
号を発生し該信号を出力する電圧制御発振手段と、前記
電圧制御発振手段の出力信号を分周するとともに前記位
相差検出手段に帰還接続する分周手段とからなるＰＬＬ
回路において、 前記第一の位相差検出手段と並列に接続し入力する信号
間の位相差を検出し該位相差に応じた信号を出力する第
二の位相差検出手段と、前記第二の位相差検出手段が出
力する位相差信号を入力しデジタルデータに変換し出力
する手段と、入力したデジタルデータに応じ記憶してい
る所定のデータを出力する記憶手段と、前記記憶手段よ
り供給されたデータに応じ分周比を変える分周手段とか
らなり、 前記第二の位相差検出手段が入力する信号間の位相差を
検出し、検出結果に基づき出力する信号から得られるデ
ジタルデータに基づき、相応する予め記憶している所定
のデータを前記記憶手段より取り出し、該データに基づ
いて前記分周手段の分周比を変化させることにより、基
準信号に対し、出力信号を分周した後帰還させた信号の
位相差を減少させ、帰還信号を入力している基準信号に
位相同期させることを特徴とするＰＬＬ回路。 - 【請求項２】 上記分周手段が、記憶手段より出力する
データをプリセット可能なカウンターでなる請求項１記
載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05047622A JP3117046B2 (ja) | 1993-03-09 | 1993-03-09 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05047622A JP3117046B2 (ja) | 1993-03-09 | 1993-03-09 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06261224A true JPH06261224A (ja) | 1994-09-16 |
| JP3117046B2 JP3117046B2 (ja) | 2000-12-11 |
Family
ID=12780318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05047622A Expired - Fee Related JP3117046B2 (ja) | 1993-03-09 | 1993-03-09 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3117046B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6184939B1 (en) * | 1998-12-09 | 2001-02-06 | Umax Data Systems Inc. | Apparatus for processing video signals and employing phase-locked loop |
| US6980499B1 (en) | 1999-07-22 | 2005-12-27 | Ricoh Company, Ltd. | Data recording clock signal generator for generating a recording clock signal for recording data on a recordable medium |
-
1993
- 1993-03-09 JP JP05047622A patent/JP3117046B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6184939B1 (en) * | 1998-12-09 | 2001-02-06 | Umax Data Systems Inc. | Apparatus for processing video signals and employing phase-locked loop |
| US6980499B1 (en) | 1999-07-22 | 2005-12-27 | Ricoh Company, Ltd. | Data recording clock signal generator for generating a recording clock signal for recording data on a recordable medium |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3117046B2 (ja) | 2000-12-11 |
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