JPH05313996A - ディジタル処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 その低コスト化を阻害することなく、メモリ
装置を含むコンピュータシステム等の処理能力を高め、
その動作を安定化する。 【構成】 コンピュータシステムのメモリ装置を、スタ
ティックカラムモード又はニブルモードを有するダイナ
ミック型ＲＡＭを基本に構成するとともに、スタティッ
クカラムモード又はニブルモードを用いた高速アクセス
モードを選択的に指定するためのモード制御信号ＩＸＡ
Ｂと、実質的に高速アクセスモードで選択すべき先頭ア
ドレスを指定するためのアドレスストローブ信号ＡＳＡ
Ｂと、後続アドレスを指定するためのアドレスストロー
ブ信号ＡＳＢＢとを設け、このアドレスストローブ信号
ＡＳＢＢに従ってデータレジスタＤＲに保持される相対
アドレスをアドレスバスＡＢＬに出力するための信号経
路を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ディジタル処理装置
に関し、例えば、ダイナミック型ＲＡＭ（ランダムアク
セスメモリ）を基本構成とするメモリボードを備えるコ
ンピュータシステム等に利用して特に有効な技術に関す
るものである。

【０００２】

【従来の技術】スタティックカラムモードやニブルモー
ド等のように、カラムアドレス方向に連続した複数のア
ドレスを高速アクセスするためのいわゆる高速モードを
有するダイナミック型ＲＡＭがある。また、ダイナミッ
ク型ＲＡＭを基本構成とするメモリボードがあり、メモ
リボード等の被アクセス装置とマイクロプロセッサ等の
アクセス装置とを備えるコンピュータシステムがある。

【０００３】スタティックカラムモード及びニブルモー
ドを有するダイナミック型ＲＡＭについては、例えば、
特願平１−６５８３８号等に記載されている。

【０００４】

【発明が解決しようとする課題】ダイナミック型ＲＡＭ
を基本構成とするメモリボードとマイクロプロセッサと
を備える従来のコンピュータシステム等において、マイ
クロプロセッサのアクセスモードは、メモリボードを構
成するダイナミック型ＲＡＭの動作モードに関係なく固
定化される。したがって、例えば図１１に示されるよう
に、連続するアドレスが順次アクセスされる場合でも、
アドレスストローブ信号ＡＳＢ（ここで、それが有効と
されるとき選択的にロウレベルとされるいわゆる反転信
号及び反転信号線等については、その名称の末尾にＢを
付して表す。以下同様）のロウレベル変化に同期して、
下位１０ビットのアドレス信号Ａ１〜Ａ１０がカラムア
ドレスＣＡ１〜ＣＡ３等を指定すべく順次変化されるの
に加えて、上位１３ビットのアドレス信号Ａ２１〜Ａ２
３ならびにＡ１１〜Ａ２０がメモリボードのデバイスコ
ードＭＢあるいはロウアドレスＲＡを指定する固定的な
組み合わせでメモリサイクルごとに供給される。これら
のアドレス信号は、メモリボードに設けられたアドレス
デコーダによりサイクルごとにデコードされ、その結果
に応じてメモリボードを構成するダイナミック型ＲＡＭ
の動作モードが決定される。

【０００５】周知のように、コンピュータシステム等で
は、特にプログラムフェッチやキャッシュメモリの書き
換え時において、連続する複数のアドレスがアクセスさ
れるケースが多い。ところが、マイクロプロセッサのア
クセスモードがダイナミック型ＲＡＭの動作モードに関
係なく固定化されるため、これらのケースにおいてせっ
かくのダイナミック型ＲＡＭの高速モードを活かすこと
ができず、マイクロプロセッサ側からみたメモリボード
のサイクルタイムは、ほぼダイナミック型ＲＡＭの通常
の単一アクセスモード時におけるサイクルタイムｔｃｙ
ｆによって制約を受ける。このことは、システムの大規
模化が進みアドレス信号のビット数が増大するにしたが
って、メモリボードに設けられるアドレスデコーダの遅
延時間を増大させ、コンピュータシステムの処理能力を
低下させる。また、これに対処するためより高速なメモ
リ素子を用いようとすると、メモリボードのコストが増
大し、コンピュータシステムの低コスト化が阻害される
結果となる。

【０００６】この発明の目的は、ダイナミック型ＲＡＭ
等の高速モードを活かしうるコンピュータシステム等の
ディジタル処理装置を提供することにある。この発明の
他の目的は、その低コスト化を阻害することなく、コン
ピュータシステム等の処理能力を高め、その動作を安定
化することにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、コンピュータシステム等の
ディジタル処理装置のメモリ装置を、スタティックカラ
ムモード及びニブルモード等の高速モードを有するダイ
ナミック型ＲＡＭを基本に構成するとともに、ダイナミ
ック型ＲＡＭの高速モードを利用した高速アクセスモー
ドを選択的に指定するためのモード制御信号と、実質的
に高速アクセスモードにおいてアクセスすべき先頭アド
レスを指定するための第１のアドレスストローブ信号
と、後続アドレスを指定するための第２のアドレススト
ローブ信号とを設け、この第２のアドレスストローブ信
号に従って下位の所定ビットのアドレス信号のみを出力
しあるいはアドレス信号を出力することなく第２のアド
レスストローブ信号を変化させる。

【０００９】

【作用】上記手段によれば、被アクセス装置となるメモ
リ装置は、アドレス信号をサイクルごとにデコードする
ことなく高速アクセスモードを識別し、ダイナミック型
ＲＡＭのスタティックカラムモード又はニブルモードを
活用した高速アクセスを行うことができる。また、アド
レス信号を出力することなくあるいは下位の所定ビット
のアドレス信号のみを出力しながら第２のアドレススト
ローブ信号を変化させることで、アドレス信号の変化に
ともなうカップリングノイズを抑制することができる。
これらの結果、その低コスト化を阻害することなくコン
ピュータシステム等の処理能力を高め、その動作を安定
化することができる。

【００１０】

【実施例】図１には、この発明が適用されたマイクロプ
ロセッサＭＰＵ（アクセス装置）の第１の実施例の部分
的なブロック図が示されている。また、図２には、図１
のマイクロプロセッサに結合されるメモリ装置つまりメ
モリボードＭＢ（被アクセス装置）の一実施例のブロッ
ク図が示され、図３には、図２のメモリボードに含まれ
るダイナミック型ＲＡＭの一実施例のブロック図が示さ
れている。さらに、図４には、図１のマイクロプロセッ
サＭＰＵ及び図２のメモリボードＭＢによる連続メモリ
リードサイクルの一実施例のタイミング図が示されてい
る。これらの図をもとに、この実施例のマイクロプロセ
ッサ及びメモリボードの構成及び動作の概要ならびにそ
の特徴について説明する。なお、この実施例のマイクロ
プロセッサＭＰＵ及びメモリボードＭＢは、図示されな
い他の装置とともに、コンピュータシステム（ディジタ
ル処理装置）を構成する。コンピュータシステムを構成
する他の装置ならびにマイクロプロセッサＭＰＵの図示
されないブロックについては、この発明と直接関係がな
いためその説明を割愛する。

【００１１】図１において、この実施例のマイクロプロ
セッサＭＰＵは、アドレスストローブ信号ＡＳＡＢ（第
１のアドレスストローブ信号）及びＡＳＢＢ（第２のア
ドレスストローブ信号）やリードライト信号Ｒ／ＷＢ，
データストローブ信号ＵＤＳＢ及びＬＤＳＢ，相対アド
レスモード信号ＩＸＡＢ（モード制御信号）ならびにデ
ータ転送確認信号ＤＴＡＣＫＢ等からなるコントロール
バスと、それぞれ１３ビット及び１０ビットのアドレス
バスＡＢＵ及びＡＢＬならびにともに８ビットのデータ
バスＤＢＵ及びＤＢＬとを介してメモリボードＭＢに結
合される。このうち、コントロールバスは、コントロー
ルユニットＣＴＬＵに結合され、データバスＤＢＵ及び
ＤＢＬは、データレジスタＤＲに結合される。また、ア
ドレスバスＡＢＵ及びＡＢＬは、アドレスレジスタＡＲ
に結合され、アドレスバスＡＢＬは、さらにデータレジ
スタＤＲに結合される。

【００１２】ここで、アドレスストローブ信号ＡＳＡＢ
は、通常のアクセスモード又は高速アクセスモードの最
初のサイクルにおいてアドレスバスＡＢＵ及びＡＢＬに
アドレス信号Ａ１１〜Ａ２３ならびにＡ１〜Ａ１０が確
立される所定のタイミングで選択的にロウレベルとさ
れ、アドレスストローブ信号ＡＳＢＢは、高速アクセス
モードの第２サイクル以後において下位のアドレスバス
ＡＢＬにアドレス信号Ａ１〜Ａ１０が確立される所定の
タイミングで選択的にロウレベルとされる。これによ
り、アドレスストローブ信号ＡＳＡＢは、実質的に高速
アクセスモードにおいてアクセスすべき先頭アドレスを
指定するためのものとなり、アドレスストローブ信号Ａ
ＳＢＢは、後続するアドレスを指定するためのものとな
る。一方、リードライト信号Ｒ／ＷＢは、データバスＤ
ＢＵ及びＤＢＬを介してマイクロプロセッサＭＰＵ等の
アクセス装置からメモリボードＭＢ等の被アクセス装置
に対するライトデータが伝達されるときロウレベルとさ
れ、被アクセス装置からアクセス装置に対するリードデ
ータが伝達されるときハイレベルとされる。また、デー
タストローブ信号ＵＤＳＢ及びＬＤＳＢは、データバス
ＤＢＵ及びＤＢＬにおいて上位又は下位バイトのデータ
が有効とされるときそれぞれ選択的にロウレベルとさ
れ、データ転送確認信号ＤＴＡＣＫＢは、被アクセス装
置となるメモリボードＭＢ等のライト又はリード動作が
終了する所定のタイミングで選択的にロウレベルとされ
る。さらに、相対アドレスモード信号ＩＸＡＢは、マイ
クロプロセッサＭＰＵが相対アドレス方式を採りかつ高
速アクセスモードすなわち連続メモリリードサイクル又
は連続メモリライトサイクルによって連続する複数のア
ドレスをアクセスするとき選択的にロウレベルとされ
る。

【００１３】マイクロプロセッサＭＰＵは、いわゆるマ
イクロプログラム方式を採り、図示されないリードオン
リーメモリに格納されるマイクロプログラムに従って所
定の動作を行う。コントロールユニットＣＴＬＵは、マ
イクロプログラムに従ってコンピュータシステムのシス
テムバスを管理し、システムバスに結合される複数の装
置を制御・統括する。一方、アドレスレジスタＡＲは、
特に制限されないが、７個のレジスタからなり、アドレ
スバスＡＢＵ及びＡＢＬに出力するためのアドレス信号
を一時的に保持する。また、データレジスタＤＲは、８
個のレジスタからなり、図示されない算術論理演算ユニ
ットの演算データや演算結果等を一時的に保持するとと
もに、データバスＤＢＵ及びＤＢＬを介して入力又は出
力されるデータ等を一時的に保持する機能を持つ。

【００１４】この実施例において、マイクロプロセッサ
ＭＰＵは、その命令形態に応じて選択的に相対アドレス
方式を採る。このとき、アドレスバスＡＢＵ及びＡＢＬ
に出力される実効アドレスは、アドレスレジスタＡＲの
指定されるレジスタに予め格納されたアドレスにデータ
レジスタＤＲの指定されるレジスタの保持内容を加えた
ものとされる。しかるに、データレジスタＤＲの保持内
容を順次更新することによって、メモリボードＭＢの連
続する複数のアドレスを効率良く指定することができ
る。マイクロプロセッサＭＰＵが相対アドレス方式を採
りかつ連続メモリリードサイクル又は連続メモリライト
サイクル等の高速アクセスモードとされる間、アドレス
ストローブ信号ＡＳＡＢはロウレベルとされ、アドレス
ストローブ信号ＡＳＢＢは、メモリボードＭＢからのデ
ータ転送確認信号ＤＴＡＣＫＢを受けて繰り返しロウレ
ベルに変化される。また、相対アドレスモード信号ＩＸ
ＡＢは、アドレスストローブ信号ＡＳＡＢ及びＡＳＢＢ
の最初のロウレベル変化に先立ってロウレベルとされ、
下位のアドレスバスＡＢＬには、データレジスタＤＲに
よって保持される相対アドレスがそのまま出力される。

【００１５】次に、メモリボードＭＢは、図２に示され
るように、合計１６個のダイナミック型ＲＡＭすなわち
ＤＲＡＭ０Ｌ〜ＤＲＡＭ７ＬならびにＤＲＡＭ８Ｕ〜Ｄ
ＲＡＭ１５Ｕ（以下、ダイナミック型ＲＡＭをＤＲＡＭ
と略称する）と、コントロールバスに結合されるメモリ
制御回路ＭＣＴＬとを備える。また、上位のアドレスバ
スＡＢＵに結合されるＸアドレスバッファＡＸＢと、下
位のアドレスバスＡＢＬに結合されるＹアドレスバッフ
ァＡＹＢとを備え、さらに上位のデータバスＤＢＵに結
合されるデータ入力バッファＤＩＢＵ及びデータ出力バ
ッファＤＯＢＵと、下位のデータバスＤＢＬに結合され
るデータ入力バッファＤＩＢＬ及びデータ出力バッファ
ＤＯＢＬとを備える。なお、上位のアドレスバスＡＢＵ
を介して供給されるアドレス信号のうち１０ビットのア
ドレス信号Ａ１１〜Ａ２０はＸアドレスバッファＡＸＢ
に供給され、デバイスコードとなる最上位３ビットのア
ドレス信号Ａ２１〜Ａ２３はメモリ制御回路ＭＣＴＬに
供給される。

【００１６】メモリ制御回路ＭＣＴＬは、アドレススト
ローブ信号ＡＳＡＢのロウレベル変化を受けてアドレス
信号Ａ２１〜Ａ２３として供給されるデバイスコードを
取り込み、デコードして、マイクロプロセッサＭＰＵ等
のアクセス装置によりメモリボードＭＢが指定されたこ
とを識別する。また、アドレスストローブ信号ＡＳＢ
Ｂ，リードライト信号Ｒ／ＷＢ，データストローブ信号
ＬＤＳＢ及びＵＤＳＢならびに相対アドレスモード信号
ＩＸＡＢをもとに、ロウアドレスストローブ信号ＲＡＳ
Ｂ，カラムアドレスストローブ信号ＣＡＳＢ，ライトイ
ネーブル信号ＵＷＥＢ及びＬＷＥＢならびに出力イネー
ブル信号ＵＯＥＢ及びＬＯＥＢを所定の組み合わせで形
成するとともに、ＤＲＡＭ０Ｌ〜ＤＲＡＭ７Ｌならびに
ＤＲＡＭ８Ｕ〜ＤＲＡＭ１５Ｕのライト又はリード動作
が終了する所定のタイミングでデータ転送確認信号ＤＴ
ＡＣＫＢを形成し、アクセス装置に送出する。

【００１７】ロウアドレスストローブ信号ＲＡＳＢ及び
カラムアドレスストローブ信号ＣＡＳＢは、すべてのＤ
ＲＡＭ０Ｌ〜ＤＲＡＭ７ＬならびにＤＲＡＭ８Ｕ〜ＤＲ
ＡＭ１５ＵのＲＡＳＢ端子に共通に供給される。また、
ライトイネーブル信号ＵＷＥＢ及び出力イネーブル信号
ＵＯＥＢは、８個のＤＲＡＭ８Ｕ〜ＤＲＡＭ１５ＵのＷ
ＥＢ端子及びＯＥＢ端子にそれぞれ共通に供給され、ラ
イトイネーブル信号ＬＷＥＢ及び出力イネーブル信号Ｌ
ＯＥＢは、残り８個のＤＲＡＭ０Ｌ〜ＤＲＡＭ７ＬのＷ
ＥＢ端子及びＯＥＢ端子にそれぞれ共通に供給される。

【００１８】ＸアドレスバッファＡＸＢは、上位のアド
レスバスＡＢＵを介して供給される１０ビットのアドレ
ス信号Ａ１１〜Ａ２０を取り込み、保持するとともに、
Ｘアドレス信号ＡＸ０〜ＡＸ９としてアドレスマルチプ
レクサＡＭＵＸの一方の入力端子に供給する。また、Ｙ
アドレスバッファＡＹＢは、下位のアドレスバスＡＢＬ
を介して供給される１０ビットのアドレス信号Ａ１〜Ａ
１０を取り込み、保持するとともに、Ｙアドレス信号Ａ
Ｙ０〜ＡＹ９としてアドレスマルチプレクサＡＭＵＸの
他方の入力端子に供給する。アドレスマルチプレクサＡ
ＭＵＸは、ＸアドレスバッファＡＸＢ及びＹアドレスバ
ッファＡＹＢから供給されるＸアドレス信号ＡＸ０〜Ａ
Ｘ９ならびにＹアドレス信号ＡＹ０〜ＡＹ９をメモリ制
御回路ＭＣＴＬから供給される図示されない内部制御信
号に従って多重化し、アドレス信号ａ０〜ａ９としてＤ
ＲＡＭ０Ｌ〜ＤＲＡＭ７ＬならびにＤＲＡＭ８Ｕ〜ＤＲ
ＡＭ１５Ｕのアドレス入力端子ａ０〜ａ９に共通に供給
する。

【００１９】データ入力バッファＤＩＢＵは、マイクロ
プロセッサＭＰＵ等のアクセス装置からデータバスＤＢ
Ｕを介して供給される上位８ビットのライトデータを取
り込み、保持するとともに、入力データｄｉ８〜ｄｉ１
５として、対応するＤＲＡＭ８Ｕ〜ＤＲＡＭ１５Ｕのデ
ータ入力端子ｄｉにそれぞれ供給する。同様に、データ
入力バッファＤＩＢＬは、アクセス装置からデータバス
ＤＢＬを介して供給される下位８ビットのライトデータ
を取り込み、保持するとともに、入力データｄｉ０〜ｄ
ｉ７として、対応するＤＲＡＭ０Ｌ〜ＤＲＡＭ７Ｌのデ
ータ入力端子ｄｉにそれぞれ供給する。一方、データ出
力バッファＤＯＢＵは、ＤＲＡＭ８Ｕ〜ＤＲＡＭ１５Ｕ
のデータ出力端子ｄｏから出力データｄｏ８〜ｄｏ１５
として出力される上位８ビットのリードデータを、デー
タバスＤＢＵを介してマイクロプロセッサＭＰＵ等のア
クセス装置に出力する。同様に、データ出力バッファＤ
ＯＢＬは、ＤＲＡＭ０Ｌ〜ＤＲＡＭ７Ｌのデータ出力端
子ｄｏから出力データｄｏ０〜ｄｏ７として出力される
下位８ビットのリードデータを、データバスＤＢＬを介
してアクセス装置に出力する。

【００２０】ここで、ＤＲＡＭ０Ｌ〜ＤＲＡＭ７Ｌなら
びにＤＲＡＭ８Ｕ〜ＤＲＡＭ１５Ｕは、図３のＤＲＡＭ
０Ｌに代表して示されるように、半導体基板面の大半を
占めて配置されるメモリアレイＭＡＲＹをその基本構成
とする。以下、このＤＲＡＭ０Ｌを例に、ダイナミック
型ＲＡＭの説明を進める。

【００２１】ＤＲＡＭ０Ｌを構成するメモリアレイＭＡ
ＲＹは、図３の垂直方向に平行して配置される実質１０
２４本のワード線と、水平方向に平行して配置される実
質１０２４組の相補ビット線ならびにこれらのワード線
及び相補ビット線の交点に格子状に配置される実質１０
２４×１０２４すなわち１０４８５７６個のダイナミッ
ク型メモリセルを含む。これにより、ＤＲＡＭ０Ｌ〜Ｄ
ＲＡＭ７ＬならびにＤＲＡＭ８Ｕ〜ＤＲＡＭ１５Ｕのそ
れぞれは、いわゆる１メガビットの記憶容量を有するも
のとされ、メモリボードＭＢは、１６ビット×１メガワ
ードの記憶容量を有するものとされる。

【００２２】メモリアレイＭＡＲＹを構成する１０２４
本のワード線は、ＸアドレスデコーダＸＤに結合され、
択一的に選択状態とされる。ＸアドレスデコーダＸＤに
は、ＸアドレスバッファＸＢから１０ビットの内部アド
レス信号ｘ０〜ｘ９が供給され、タイミング発生回路Ｔ
Ｇから内部制御信号ＸＤＧが供給される。また、Ｘアド
レスバッファＸＢには、アドレス入力端子ａ０〜ａ９を
介して１０ビットのＸアドレス信号ＡＸ０〜ＡＸ９が時
分割的に供給され、タイミング発生回路ＴＧから内部制
御信号ＸＬが供給される。

【００２３】ＸアドレスバッファＸＢは、アドレス入力
端子ａ０〜ａ９を介して供給されるＸアドレス信号ＡＸ
０〜ＡＸ９を内部制御信号ＸＬに従って取り込み、保持
するとともに、これらのＸアドレス信号をもとに内部ア
ドレス信号ｘ０〜ｘ９を形成して、Ｘアドレスデコーダ
ＸＤに供給する。ＸアドレスデコーダＸＤは、内部制御
信号ＸＤＧがハイレベルとされることで選択的に動作状
態とされ、内部アドレス信号ｘ０〜ｘ９をデコードし
て、メモリアレイＭＡＲＹの対応するワード線を択一的
にハイレベルの選択状態とする。

【００２４】一方、メモリアレイＭＡＲＹを構成する１
０２４組の相補ビット線は、センスアンプＳＡの対応す
る単位回路に結合される。センスアンプＳＡの単位回路
のそれぞれは、メモリアレイＭＡＲＹの各相補ビット線
に対応して設けられる単位増幅回路及びスイッチＭＯＳ
ＦＥＴ対を含む。このうち、単位増幅回路は、タイミン
グ発生回路ＴＧから供給される内部制御信号ＰＡがハイ
レベルとされることで選択的にかつ一斉に動作状態とさ
れ、メモリアレイＭＡＲＹの選択されたワード線に結合
される複数のメモリセルから対応する相補ビット線を介
して出力される微小読み出し信号を増幅して、ハイレベ
ル又はロウレベルの２値読み出し信号とする。また、各
単位回路を構成するスイッチＭＯＳＦＥＴ対は、Ｙアド
レスデコーダＹＤから供給されるビット線選択信号の対
応するビットがハイレベルとされることで選択的にオン
状態とされ、メモリアレイＭＡＲＹの対応する相補ビッ
ト線と共通データ線ＣＤとを選択的に接続状態とする。

【００２５】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢから１０ビットの内部アドレス信号ｙ０〜
ｙ９が供給され、タイミング発生回路ＴＧから内部制御
信号ＹＤＧが供給される。また、ＹアドレスバッファＹ
Ｂには、アドレス入力端子ａ０〜ａ９を介してＹアドレ
ス信号ＡＹ０〜ＡＹ９が時分割的に供給され、タイミン
グ発生回路ＴＧから内部制御信号ＹＬが供給される。

【００２６】ＹアドレスバッファＹＢは、アドレス入力
端子ａ０〜ａ９を介して供給されるＹアドレス信号ＡＹ
０〜ＡＹ９を内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに内部ア
ドレス信号ｙ０〜ｙ９を形成して、Ｙアドレスデコーダ
ＹＤに供給する。内部アドレス信号ｙ０〜ｙ９は、アド
レス遷移検出回路ＡＴＤにも供給される。Ｙアドレスデ
コーダＹＤは、内部制御信号ＹＤＧがハイレベルとされ
ることで選択的に動作状態とされ、内部アドレス信号ｙ
０〜ｙ９をデコードして、上記センスアンプＳＡの各ス
イッチＭＯＳＦＥＴ対に供給されるビット線選択信号を
択一的にハイレベルとする。

【００２７】アドレス遷移検出回路ＡＴＤは、ＤＲＡＭ
０Ｌがスタティックカラムモードとされるとき、Ｙアド
レスバッファＹＢからＹアドレスデコーダＹＤに供給さ
れる内部アドレス信号ｙ０〜ｙ９のレベル変化を検出
し、その出力信号ＴＤを一時的にハイレベルとする。ア
ドレス遷移検出回路ＡＴＤの出力信号ＴＤは、タイミン
グ発生回路ＴＧに供給される。

【００２８】メモリアレイＭＡＲＹの指定された相補ビ
ット線が択一的に接続される共通データ線ＣＤは、デー
タ入出力回路ＩＯの一方の入出力端子に結合される。デ
ータ入出力回路ＩＯの他方の入力端子は、データ入力端
子ｄｉに結合され、その他方の出力端子は、データ出力
端子ｄｏに結合される。なお、データ入力端子ｄｉに
は、前述のように、データ入力バッファＤＩＢＬから第
１ビットの入力データｄｉ０が供給され、データ出力端
子ｄｏにおける出力信号は、第１ビットの出力データｄ
ｏ０としてデータ出力バッファＤＯＢＬに供給される。

【００２９】データ入出力回路ＩＯは、ライトアンプ及
びメインアンプならびに入力バッファ及び出力バッファ
を含む。このうち、入力バッファの入力端子は、データ
入出力回路ＩＯの他方の入力端子としてデータ入力端子
ｄｉに結合され、その出力端子は、ライトアンプの入力
端子に結合される。出力バッファの入力端子は、メイン
アンプの出力端子に結合され、その出力端子は、データ
入出力回路ＩＯの他方の出力端子としてデータ出力端子
ｄｏに結合される。ライトアンプの出力端子及びメイン
アンプの入力端子は、共通結合された後、データ入出力
回路ＩＯの一方の入出力端子として共通データ線ＣＤに
結合される。

【００３０】データ入出力回路ＩＯの入力バッファは、
ＤＲＡＭ０Ｌがライトモードで選択状態とされるとき、
データ入力バッファＤＩＢＬからデータ入力端子ｄｉを
介して供給される入力データｄｉ０を、ライトアンプに
伝達する。このとき、ライトアンプは、入力データｄｉ
０をもとに所定の相補書き込み信号を形成し、共通デー
タ線ＣＤを介してメモリアレイＭＡＲＹの選択されたメ
モリセルに書き込む。一方、データ入出力回路ＩＯのメ
インアンプは、ＤＲＡＭ０Ｌがリードモードで選択状態
とされるとき、メモリアレイＭＡＲＹの選択されたメモ
リセルから共通データ線ＣＤを介して出力される読み出
し信号をさらに増幅し、出力バッファに伝達する。この
とき、出力バッファは、メインアンプを介して出力され
る読み出し信号を、出力データｄｏ０としてデータ出力
端子ｄｏからデータ出力バッファＤＯＢＬに送出する。

【００３１】タイミング発生回路ＴＧは、メモリ制御回
路ＭＣＴＬから起動制御信号として供給されるロウアド
レスストローブ信号ＲＡＳＢ，カラムアドレスストロー
ブ信号ＣＡＳＢ，ライトイネーブル信号ＬＷＥＢ及び出
力イネーブル信号ＬＯＥＢと前記アドレス遷移検出回路
ＡＴＤの出力信号ＴＤとをもとに、各種の内部制御信号
を形成し、ＤＲＡＭ０Ｌの各回路に供給する。

【００３２】ところで、この実施例のＤＲＡＭ０Ｌ〜Ｄ
ＲＡＭ７ＬならびにＤＲＡＭ８Ｕ〜ＤＲＡＭ１５Ｕは、
メモリアレイＭＡＲＹの選択されたワード線に結合され
る１０２４個のメモリセルに対して連続的に高速アクセ
スしうるいわゆるスタティックカラムモードを有し、マ
イクロプロセッサＭＰＵ及びメモリボードＭＢは、これ
らのＤＲＡＭのスタティックカラムモードを利用した高
速アクセスモードすなわち連続メモリリードサイクル及
び連続メモリライトサイクルを有する。以下、連続メモ
リリードサイクルを例に、この実施例のマイクロプロセ
ッサＭＰＵ及びメモリボードＭＢによる高速アクセスモ
ードについて説明する。

【００３３】マイクロプロセッサＭＰＵにより連続メモ
リリードサイクルが指定される間、アドレスストローブ
信号ＡＳＡＢは、図４に示されるように、ロウレベルの
ままとされる。また、アドレスストローブ信号ＡＳＢＢ
が、メモリボードＭＢからのデータ転送確認信号ＤＴＡ
ＣＫＢを受けて繰り返しロウレベルに変化され、相対ア
ドレスモード信号ＩＸＡＢが、アドレスストローブ信号
ＡＳＡＢ及びＡＳＢＢの最初のロウレベル変化に先立っ
てロウレベルとされる。上位のアドレスバスＡＢＵのう
ち、最上位３ビットには、デバイスコードとなるアドレ
ス信号Ａ２１〜Ａ２３がメモリボードＭＢを指定する組
み合わせで供給され、残り１０ビットには、Ｘアドレス
信号ＡＸ０〜ＡＸ９となるアドレス信号Ａ１１〜Ａ２０
がロウアドレスＲＡを指定する組み合わせで供給され
る。そして、下位のアドレスバスＡＢＬには、アドレス
ストローブ信号ＡＳＢＢのロウレベル変化に先立って、
Ｙアドレス信号ＡＹ０〜ＡＹ９となるアドレス信号Ａ１
〜Ａ１０がカラムアドレスＣＡ１〜ＣＡ４を指定する組
み合わせで順次供給される。これらのアドレス信号Ａ１
〜Ａ１０が、データレジスタＤＲの指定されるレジスタ
によって保持される相対アドレスの下位１０ビットであ
ることは言うまでもない。

【００３４】メモリボードＭＢのメモリ制御回路ＭＣＴ
Ｌでは、相対アドレスモード信号ＩＸＡＢのロウレベル
と図示されないリードライト信号Ｒ／ＷＢのハイレベル
を受けて連続メモリリードサイクルが識別される。ま
た、アドレスストローブ信号ＡＳＡＢ及びＡＳＢＢのロ
ウレベル変化を受けてロウアドレスストローブ信号ＲＡ
ＳＢがロウレベルとされ、所定の時間が経過した時点で
カラムアドレスストローブ信号ＣＡＳＢがロウレベルと
される。これらのロウアドレスストローブ信号ＲＡＳＢ
及びカラムアドレスストローブ信号ＣＡＳＢは、連続メ
モリリードサイクルつまりはスタティックカラムモード
が継続される間、ロウレベルのままとされる。ＤＲＡＭ
０Ｌ〜ＤＲＡＭ７ＬならびにＤＲＡＭ８Ｕ〜ＤＲＡＭ１
５Ｕのアドレス入力端子ａ０〜ａ９には、ロウアドレス
ストローブ信号ＲＡＳＢのロウレベル変化に先立ってロ
ウアドレスＲＡを指定するＸアドレス信号が供給され、
カラムアドレスストローブ信号ＣＡＳＢのロウレベル変
化に先立って最初のカラムアドレスＣＡ１を指定するＹ
アドレス信号が供給される。

【００３５】ＤＲＡＭ０Ｌ〜ＤＲＡＭ７ＬならびにＤＲ
ＡＭ８Ｕ〜ＤＲＡＭ１５Ｕでは、ＸアドレスデコーダＸ
ＤによりロウアドレスＲＡに対応するワード線がそれぞ
れ択一的に選択状態とされ、またＹアドレスデコーダＹ
ＤによりカラムアドレスＣＡ１に対応する相補ビット線
が共通データ線ＣＤを介してデータ入出力回路ＩＯに接
続される。これにより、各ＤＲＡＭのデータ出力端子ｄ
ｏには、ロウアドレスＲＡ及びカラムアドレスＣＡ１に
対応するアドレスの上位８ビットの読み出しデータ（Ｃ
Ａ１Ｕ）となる出力データｄｏ８〜ｄｏ１５と下位８ビ
ットの読み出しデータ（ＣＡ１Ｌ）となる出力データｄ
ｏ０〜ｄｏ７とが出力されるとともに、これらの出力デ
ータの論理レベルが確立される所定のタイミングでデー
タ転送確認信号ＤＴＡＣＫＢがロウレベルに変化され、
マイクロプロセッサＭＰＵにメモリボードＭＢの最初の
リード動作が終了したことが報告される。

【００３６】マイクロプロセッサＭＰＵは、データ転送
確認信号ＤＴＡＣＫＢのロウレベル変化を受けてデータ
バスＤＢＵ及びＤＢＬ上のリードデータｄｏ８〜ｄｏ１
５ならびにｄｏ０〜ｄｏ７をデータレジスタＤＲの指定
されたレジスタに取り込む。また、アドレスストローブ
信号ＡＳＢＢを一時的にハイレベルに戻した後、再度ロ
ウレベルとし、このアドレスストローブ信号ＡＳＢＢの
ロウレベル変化に先立ってカラムアドレスＣＡ２として
更新された相対アドレスをアドレスバスＡＢＬすなわち
アドレス信号Ａ１〜Ａ１０として出力する。以下、同様
なリード動作が繰り返され、ロウアドレスＲＡならびに
カラムアドレスＣＡ２〜ＣＡ４等に対応するアドレスの
リードデータ（ＣＡ２Ｕ）及び（ＣＡ２Ｌ）ないし（Ｃ
Ａ４Ｕ）及び（ＣＡ４Ｌ）等が順次読み出される。

【００３７】前述のように、ＤＲＡＭ０Ｌ〜ＤＲＡＭ７
ＬならびにＤＲＡＭ８Ｕ〜ＤＲＡＭ１５Ｕにおけるスタ
ティックカラムモードは、ロウアドレスＲＡに対応する
ワード線を択一的に選択状態としたままの状態でカラム
アドレスＣＡ１〜ＣＡ４等に対応する相補ビット線を順
次選択することにより行われる。このとき、メモリボー
ドＭＢのメモリ制御回路ＭＣＴＬは、相対アドレスモー
ド信号ＩＸＡＢのロウレベルを受けて連続メモリリード
サイクルを識別し、アドレス信号Ａ２１〜Ａ２３として
出力されるデバイスコードのデコード処理を１回しか行
わない。しかるに、最初のカラムアドレスＣＡ１に関す
るリード動作は、各ＤＲＡＭによるワード線の選択動作
やメモリ制御回路ＭＣＴＬによるデバイスコードのデコ
ード処理等のために比較的長いサイクルタイムｔｃｙｆ
を必要とするが、後続するカラムアドレスＣＡ２〜ＣＡ
４等に関するリード動作は、ワード線の選択動作やデバ
イスコードのデコード処理が行われないために比較的短
いサイクルタイムｔｃｙｓをもって繰り返される。この
ため、メモリボードＭＢが比較的低価格のダイナミック
型ＲＡＭによって構成されるにもかかわらず、マイクロ
プロセッサＭＰＵつまりはコンピュータシステムの実質
的なサイクルタイムが高速化され、プログラムフェッチ
やキャッシュメモリ書き換え等の処理が高速に行われ
る。また、連続メモリリードサイクルでは、マイクロプ
ロセッサＭＰＵからメモリボードＭＢに供給されるアド
レス信号の下位１０ビットのみ変化されるため、システ
ムバスやメモリボードＭＢ及び各ＤＲＡＭ内におけるカ
ップリングノイズが抑制される。これらの結果、その低
コスト化を阻害することなくコンピュータシステム等の
処理能力を高め、その動作を安定化できるものとなる。

【００３８】図５には、この発明が適用されたマイクロ
プロセッサＭＰＵの第２の実施例の部分的なブロック図
が示されている。また、図６には、図５のマイクロプロ
セッサに結合されるメモリボードＭＢの一実施例のブロ
ック図が示され、図７には、図５のマイクロプロセッサ
ＭＰＵ及び図６のメモリボードＭＢによる連続メモリリ
ードサイクルの一実施例のタイミング図が示されてい
る。なお、この実施例のマイクロプロセッサＭＰＵ及び
メモリボードＭＢは、前記図１及び図２の実施例を基本
的に踏襲するものであるため、これと異なる部分につい
てのみ説明を追加する。また、図６のメモリボードＭＢ
を構成するＤＲＡＭ０Ｌ〜ＤＲＡＭ７ＬならびにＤＲＡ
Ｍ８Ｕ〜ＤＲＡＭ１５Ｕは、特に制限されないが、前記
図３に示されるＤＲＡＭ０Ｌと同一構成のものである。

【００３９】図５において、この実施例のマイクロプロ
セッサＭＰＵは、データレジスタＤＲによって保持され
る相対アドレスを下位のアドレスバスＡＢＬに出力する
ための信号経路を備えない。コントロールバスは、アド
レスストローブ信号ＡＳＡＢ（第１のアドレスストロー
ブ信号）及びアドレスストローブ信号ＡＳＢＢ（第２の
アドレスストローブ信号）を含み、相対アドレスモード
信号ＩＸＡＢに代ってモード制御信号となるブロック転
送モード信号ＢＬＴＢを含む。

【００４０】この実施例において、マイクロプロセッサ
ＭＰＵは、メモリボードＭＢを構成するＤＲＡＭ０Ｌ〜
ＤＲＡＭ７ＬならびにＤＲＡＭ８Ｕ〜ＤＲＡＭ１５Ｕの
スタティックカラムモードを利用してカラム方向に連続
する複数のアドレスを高速アクセスするための高速アク
セスモードすなわち連続メモリリードサイクル及び連続
メモリライトサイクルを備える。マイクロプロセッサＭ
ＰＵが高速アクセスモードとされる間、アドレスストロ
ーブ信号ＡＳＡＢはロウレベルのままとされ、アドレス
ストローブ信号ＡＳＢＢは、メモリボードＭＢからのデ
ータ転送確認信号ＤＴＡＣＫＢを受けて繰り返しロウレ
ベルに変化される。また、ブロック転送モード信号ＢＬ
ＴＢが、アドレスストローブ信号ＡＳＡＢ及びＡＳＢＢ
の最初のロウレベル変化に先立ってロウレベルとされる
とともに、アドレスバスＡＢＵ及びＡＢＬには、メモリ
ボードのデバイスコードＭＢと最初にアクセスすべきロ
ウアドレスＲＡ及びカラムアドレスＣＡ１を指定する組
み合わせでアドレス信号Ａ２１〜Ａ２３，Ａ１１〜Ａ２
０ならびにＡ１〜Ａ１０がそれぞれ供給される。これら
のアドレス信号は、連続メモリリードサイクル又は連続
メモリライトサイクルが終了するまでの間、変化される
ことなく固定される。

【００４１】一方、メモリボードＭＢは、図６に示され
るように、その入力端子が下位のアドレスバスＡＢＬに
結合される１０ビットのＹアドレスバッファカウンタＡ
ＹＢＣ（アドレスカウンタ）を備える。このＹアドレス
バッファカウンタＡＹＢＣには、メモリ制御回路ＭＣＴ
Ｌから内部制御信号ＡＹＣが供給され、その出力信号
は、Ｙアドレス信号ＡＹ０〜ＡＹ９としてアドレスマル
チプレクサＡＭＵＸの他方の入力端子に供給される。こ
こで、内部制御信号ＡＹＣは、メモリボードＭＢが通常
の動作モードとされるときロウレベルのままとされ、連
続メモリリードサイクル又は連続メモリライトサイクル
とされるときアドレスストローブ信号ＡＳＢＢのハイレ
ベル変化を受けて一時的にハイレベルとされる。

【００４２】ＹアドレスバッファカウンタＡＹＢＣは、
メモリボードＭＢが通常の動作モードとされるとき、ア
ドレスバスＡＢＬを介して供給されるアドレス信号Ａ１
〜Ａ１０すなわちＹアドレス信号ＡＹ０〜ＡＹ９を取り
込み、保持するとともに、アドレスマルチプレクサＡＭ
ＵＸの他方の入力端子に供給する。メモリボードＭＢが
連続メモリリードサイクル又は連続メモリライトサイク
ルとされるとき、ＹアドレスバッファカウンタＡＹＢＣ
は、図７に例示されるように、まずアドレスバスＡＢＬ
を介して供給されるＹアドレス信号ＡＹ０〜ＡＹ９すな
わちカラムアドレスＣＡ１を取り込み、保持するととも
に、アドレスマルチプレクサＡＭＵＸを介してＤＲＡＭ
０Ｌ〜ＤＲＡＭ７ＬならびにＤＲＡＭ８Ｕ〜ＤＲＡＭ１
５Ｕのアドレス入力端子ａ０〜ａ９に供給する。Ｙアド
レスバッファカウンタＡＹＢＣによって保持されるＹア
ドレス信号ＡＹ０〜ＡＹ９は、内部制御信号ＡＹＣのハ
イレベル変化を受けて更新され、これによってカラムア
ドレスＣＡ２〜ＣＡ４等が順次指定される。しかるに、
この実施例のコンピュータシステムでは、マイクロプロ
セッサＭＰＵから下位のアドレス信号Ａ１〜Ａ１０を供
給することなく、前記図１ないし図４と同様な高速アク
セスモードを実現することができる。その結果、システ
ムバスにおけるカップリングノイズがさらに抑制され、
コンピュータシステムの動作がさらに安定化されるもの
となる。

【００４３】図８には、この発明が適用されたメモリボ
ードＭＢの第３の実施例のブロック図が示されている。
また、図９には、図８のメモリボードＭＢに含まれるＤ
ＲＡＭ０Ｌの一実施例のブロック図が示され、図１０に
は、図８のメモリボードＭＢによる連続メモリリードサ
イクルの一実施例のタイミング図が示されている。な
お、この実施例のメモリボードＭＢ及びＤＲＡＭ０Ｌ
は、前記図２及び図３の実施例を基本的に踏襲するもの
であるため、これと異なる部分についてのみ説明を追加
する。この実施例のコンピュータシステムを構成するマ
イクロプロセッサＭＰＵは、前記図５に示されるものと
同一構成とされる。

【００４４】図８において、この実施例のメモリボード
ＭＢは、ＹアドレスバッファカウンタＡＹＢＣを備え
ず、前記図２に示されるものと同一構成のＹアドレスバ
ッファＡＹＢを備える。メモリボードＭＢのメモリ制御
回路ＭＣＴＬは、ブロック転送モード信号ＢＬＴＢのロ
ウレベルを受けて連続メモリリードサイクル又は連続メ
モリライトサイクルを識別する。そして、アドレススト
ローブ信号ＡＳＡＢのロウレベルを受けてロウアドレス
ストローブ信号ＲＡＳＢをロウレベルとし、アドレスス
トローブ信号ＡＳＢＢのレベル変化を受けてカラムアド
レスストローブ信号ＣＡＳＢを繰り返しロウレベルに変
化させる。

【００４５】一方、ＤＲＡＭ０Ｌは、図９に示されるよ
うに、アドレス遷移検出回路ＡＴＤを備えず、代わって
メモリアレイＭＡＲＹの各相補ビット線に対応して設け
られた１０２４ビットのラッチ回路からなるデータラッ
チＤＬを備える。データラッチＤＬを構成する１０２４
個のラッチ回路は、いわゆる直並列変換機能を持つシフ
トレジスタを構成し、メモリアレイＭＡＲＹの選択され
たワード線に結合される１０２４個のメモリセルから対
応する相補ビット線ならびにセンスアンプＳＡの対応す
る単位回路を介して出力されるリードデータを一斉に取
り込み、ＹアドレスデコーダＹＤから指定されるカラム
アドレスを先頭アドレスとして択一的にデータ入出力回
路ＩＯに伝達するとともに、データ入出力回路ＩＯから
供給されるライトデータをＹアドレスデコーダＹＤから
指定されるカラムアドレスを先頭アドレスとして順次取
り込み、メモリアレイＭＡＲＹの選択されたワード線に
結合される１０２４個のメモリセルに一斉に書き込む。
その結果、この実施例のＤＲＡＭ０Ｌはいわゆるページ
ニブルモードを有するものとされ、カラムアドレススト
ローブ信号ＣＡＳＢが繰り返しロウレベルに変化される
ことでカラム方向に連続する最大１０２４個のアドレス
を高速アクセスすることができる。

【００４６】マイクロプロセッサＭＰＵによって連続メ
モリリードサイクルが指定され、ＤＲＡＭ０Ｌ〜ＤＲＡ
Ｍ７ＬならびにＤＲＡＭ８Ｕ〜ＤＲＡＭ１５Ｕがページ
ニブルモードとされるとき、各ＤＲＡＭのデータラッチ
ＤＬはいわゆるシフトレジスタとして動作する。また、
ＹアドレスデコーダＹＤは、Ｙアドレス信号ＡＹ０〜Ａ
Ｙ９として供給される先頭カラムアドレスをデコードし
てデータラッチＤＬの先頭ビットを指定した後、サイク
ルごとのデコード処理は行わない。しかるに、最初のカ
ラムアドレスＣＡ１に関するリード動作は、図１０に示
されるように、各ＤＲＡＭによるワード線の選択動作や
メモリ制御回路ＭＣＴＬによるデバイスコードのデコー
ド処理ならびにＹアドレスデコーダＹＤによるカラムア
ドレスのデコード処理等のために比較的長いサイクルタ
イムｔｃｙｆを必要とするが、後続するカラムアドレス
ＣＡ２〜ＣＡ４等に関するリード動作は、ワード線の選
択動作やデバイスコード及びカラムアドレスのデコード
処理等が行われないためにスタティックカラムモードに
おけるサイクルタイムｔｃｙｓよりさらに短いサイクル
タイムｔｃｙｎをもって繰り返される。その結果、マイ
クロプロセッサＭＰＵつまりはコンピュータシステムの
サイクルタイムがさらに高速化され、コンピュータシス
テムの処理能力がさらに高められるものとなる。

【００４７】ところで、以上の実施例に示されるコンピ
ュータシステムのコンパイラは、スタティックカラムモ
ード又はニブルモードを利用した高速アクセスモードを
識別しあるいは高速アクセスモードに対応するコマンド
を有する。そして、所定の高級言語により作成されたプ
ログラムをマシン語に翻訳するとき、連続アクセスされ
る命令及びデータ等の格納アドレスとして高速アクセス
モードによりアクセス可能な一連のアドレスつまりはメ
モリボードＭＢを構成するＤＲＡＭのカラム方向に連続
する複数のアドレスを割り付ける。その結果、マイクロ
プロセッサＭＰＵが高速アクセスモードを利用してメモ
リボードＭＢをアクセスする確率が高くなり、相応して
コンピュータシステムの処理能力が高めるられる。

【００４８】一方、以上の実施例に示されるコンピュー
タシステムは、その性能評価のためのエミュレータにも
そのまま適用できる。このとき、エミュレータは、スタ
ティックカラムモード又はニブルモードを利用した高速
アクセスモードを識別する機能を備え、高速アクセスモ
ードによってアクセスされる一連のアドレスを先頭アド
レスによって代表させ、トレースメモリに書き込む。そ
の結果、エミュレータのトレースメモリに必要とされる
記憶容量は飛躍的に削減され、これによってエミュレー
タの低コスト化を図ることができるものとなる。

【００４９】以上の複数の実施例に示されるように、こ
の発明をダイナミック型ＲＡＭを基本構成とするメモリ
ボードを備えるコンピュータシステム等のディジタル処
理装置に適用することで、次のような作用効果が得られ
る。すなわち、 （１）コンピュータシステム等のディジタル処理装置の
メモリ装置を、スタティックカラムモード及びニブルモ
ード等の高速モードを有するダイナミック型ＲＡＭを基
本に構成するとともに、ダイナミック型ＲＡＭの高速モ
ードを利用した高速アクセスモードを選択的に指定する
ためのモード制御信号と、実質的に高速モードにおいて
アクセスすべき先頭アドレスを指定するための第１のア
ドレスストローブ信号と、後続アドレスを指定するため
の第２のアドレスストローブ信号とを設け、この第２の
アドレスストローブ信号に従って下位の所定ビットのア
ドレス信号のみを出力しあるいはアドレス信号を出力す
ることなく第２のアドレスストローブ信号を変化させる
ことで、被アクセス装置となるメモリ装置は、アドレス
信号をデコードすることなく高速アクセスモードを識別
し、ダイナミック型ＲＡＭのスタティックカラムモード
又はニブルモードを活用した高速アクセスを行うことが
できるという効果が得られる。

【００５０】（２）上記（１）項により、アドレス信号
を出力することなくあるいは下位の所定ビットのアドレ
ス信号のみを出力しながら第２のアドレスストローブ信
号を変化させることで、レベル変化されるアドレス信号
のビット数を削減し、アドレス信号の変化にともなうシ
ステムバス及びメモリボード等内でのカップリングノイ
ズを抑制できるという効果が得られる。 （３）上記（１）項及び（２）項により、その低コスト
化を阻害することなくコンピュータシステム等の処理能
力を高め、その動作を安定化することができるという効
果が得られる。

【００５１】（４）上記（１）項ないし（３）項におい
て、コンピュータシステム等のコンパイラに、連続アク
セスすべき命令等の格納アドレスとして高速アクセスモ
ードによりアクセス可能なつまりはカラム方向に連続し
た複数のアドレスを割り付ける機能を持たせることで、
マイクロプロセッサが高速アクセスモードを利用してメ
モリボード等をアクセスする確率を高くし、コンピュー
タシステム等の処理能力をさらに高めることができると
いう効果が得られる。 （５）上記（１）項ないし（４）項において、コンピュ
ータシステム等の性能評価のためのエミュレータに、高
速アクセスモードを用いた複数のアドレスに対するアク
セスをその先頭アドレスによって代表させ、トレースメ
モリに書き込む機能を持たせることで、トレースメモリ
に必要とされる記憶容量を削減し、エミュレータの低コ
スト化を図ることができるという効果が得られる。

【００５２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１及び図５において、マイクロプロセッサＭＰＵ
に設けられるデータレジスタＤＲ及びアドレスレジスタ
ＡＲのレジスタ数は任意に設定できるし、データバスは
特にバイト分割されることを必須条件ともしない。コン
トロールバスを構成する各制御信号の数ならびに名称等
は、種々の実施形態を採りうるし、マイクロプロセッサ
ＭＰＵのブロック構成もこの実施例による制約を受けな
い。システムバスは、任意の構成を採りうるし、いわゆ
るＶＭＥバス形態を採ることもできる。この場合、ＶＭ
Ｅバスに規定されたブロック転送機能により高速アクセ
スモードを実現できる。

【００５３】図２及び図６ならびに図８において、メモ
リボードＭＢを構成するダイナミック型ＲＡＭの数は任
意であるし、メモリボードＭＢ及び各ダイナミック型Ｒ
ＡＭの記憶容量も任意に設定できる。また、デバイスコ
ードとして用いられるアドレス信号は、２ビット以下又
は４ビット以上であってもよいし、その組み合わせも任
意である。各ＤＲＡＭに供給される起動制御信号は、例
えば、ロウアドレスストローブ信号ＲＡＳＢ又はカラム
アドレスストローブ信号ＣＡＳＢをバイトごとに二分し
てもよいし、出力イネーブル信号を省略してもよい。

【００５４】図３及び図９において、ダイナミック型Ｒ
ＡＭは、同時に複数ビットの記憶データを入出力するい
わゆる多ビット構成とされるものであってもよいし、メ
モリアレイＭＡＲＹが複数のメモリマット又はサブメモ
リアレイに分割されるいわゆるアレイ分割方式を採るも
のであってもよい。また、ダイナミック型ＲＡＭは、ス
タティックカラムモード及びニブルモードの両方を備え
ることができるし、ニブルモードによってアクセスでき
るアドレスは、カラム方向に連続する４個又は８個に限
定してもよい。ダイナミック型ＲＡＭのブロック構成や
起動制御信号及び内部制御信号等の組み合わせは、種々
の実施形態を採りうる。

【００５５】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるマイ
クロプロセッサをアクセス装置としメモリボードを被ア
クセス装置とするコンピュータシステムに適用した場合
について説明したが、それに限定されるものではなく、
例えば、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃ
ｅｓｓ）コントローラ等をアクセス装置としレジスタフ
ァイル等を被アクセス装置とするコントローラシステム
ならびに各種のディジタル処理システムにも適用でき
る。この発明は、少なくともサイクルタイムの異なる複
数の動作モードを有する被アクセス装置を備えるディジ
タル処理装置に広く適用できる。

【００５６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、コンピュータシステム等の
ディジタル処理装置のメモリ装置を、スタティックカラ
ムモード及びニブルモード等の高速モードを有するダイ
ナミック型ＲＡＭを基本に構成するとともに、この高速
モードを利用した高速アクセスモードを選択的に指定す
るためのモード制御信号と、実質的に高速モードにおい
てアクセスすべき先頭アドレスを指定するための第１の
アドレスストローブ信号と、後続アドレスを指定するた
めの第２のアドレスストローブ信号とを設け、この第２
のアドレスストローブ信号に従って下位の所定ビットの
アドレス信号のみを出力しあるいはアドレス信号を出力
することなく第２のアドレスストローブ信号を変化させ
る。これにより、被アクセス装置となるメモリ装置は、
アドレス信号をデコードすることなく高速アクセスモー
ドを識別し、ダイナミック型ＲＡＭのスタティックカラ
ムモード又はニブルモードを活用した高速アクセスを行
うことができる。また、アドレス信号を出力することな
くあるいは下位の所定ビットのアドレス信号のみを出力
しながら第２のアドレスストローブ信号を変化させるこ
とで、アドレス信号の変化にともなうシステムバス及び
メモリボード等内でのカップリングノイズを抑制するこ
とができる。これらの結果、その低コスト化を阻害する
ことなくコンピュータシステム等の処理能力を高め、そ
の動作を安定化することができる。

【図面の簡単な説明】

【図１】この発明が適用されたマイクロプロセッサの第
１の実施例を示す部分的なブロック図である。

【図２】図１のマイクロプロセッサに結合されるメモリ
ボードの一実施例を示すブロック図である。

【図３】図２のメモリボードに含まれるダイナミック型
ＲＡＭの一実施例を示すブロック図である。

【図４】図１のマイクロプロセッサ及び図２のメモリボ
ードによる連続メモリリードサイクルの一実施例を示す
タイミング図である。

【図５】この発明が適用されたマイクロプロセッサの第
２の実施例を示す部分的なブロック図である。

【図６】図５のマイクロプロセッサに結合されるメモリ
ボードの一実施例を示すブロック図である。

【図７】図５のマイクロプロセッサ及び図６のメモリボ
ードによる連続メモリリードサイクルの一実施例を示す
タイミング図である。

【図８】この発明が適用されたメモリボードの第３の実
施例を示すブロック図である。

【図９】図８のメモリボードに含まれるダイナミック型
ＲＡＭの一実施例を示すブロック図である。

【図１０】図５のマイクロプロセッサ及び図８のメモリ
ボードによる連続メモリリードサイクルの一実施例を示
すタイミング図である。

【図１１】この発明に先立って本願発明者等が開発した
マイクロプロセッサ及びメモリボードによる連続メモリ
リードサイクルの一例を示すタイミング図である。

【符号の説明】

ＭＰＵ・・・マイクロプロセッサ、ＣＴＬＵ・・・コン
トロールユニット、ＡＲ・・・アドレスレジスタ、ＤＲ
・・・データレジスタ、ＡＢＵ，ＡＢＬ・・・アドレス
バス、ＤＢＵ，ＤＢＬ・・・データバス。 ＭＢ・・・メモリボード、ＤＲＡＭ８Ｕ〜ＤＲＡＭ１５
Ｕ，ＤＲＡＭ０Ｌ〜ＤＲＡＭ７Ｌ・・・ダイナミック型
ＲＡＭ、ＭＣＴＬ・・・メモリ制御回路、ＡＸＢ・・・
Ｘアドレスバッファ、ＡＹＢ・・・Ｙアドレスバッフ
ァ、ＡＭＵＸ・・・アドレスマルチプレクサ、ＤＩＢ
Ｕ，ＤＩＢＬ・・・データ入力バッファ、ＤＯＢＵ，Ｄ
ＯＢＬ・・・データ出力バッファ。 ＭＡＲＹ・・・メモリアレイ、ＳＡ・・・センスアン
プ、ＸＤ・・・Ｘアドレスデコーダ、ＹＤ・・・Ｙアド
レスデコーダ、ＸＢ・・・Ｘアドレスバッファ、ＹＢ・
・・Ｙアドレスバッファ、ＡＴＤ・・・アドレス遷移検
出回路、ＩＯＣ・・・データ入出力回路、ＴＧ・・・タ
イミング発生回路。 ＹＢＣ・・・Ｙアドレスバッファカウンタ。 ＤＬ・・・データラッチ。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 サイクルタイムの異なる複数の動作モー
   ドを有する被アクセス装置と、上記メモリ装置の動作モ
   ードのそれぞれに対応して用意されかつサイクルタイム
   の異なる複数のアクセスモードを有するアクセス装置と
   を具備することを特徴とするディジタル処理装置。
2. 【請求項２】 上記アクセスモードは、上記被アクセス
   装置の連続する複数のアドレスをアクセスするための高
   速アクセスモードを含むものであって、上記ディジタル
   処理装置は、上記高速アクセスモードを選択的に指定す
   るためのモード制御信号と、実質的に上記高速アクセス
   モードにおいてアクセスすべき先頭アドレスを指定する
   ための第１のアドレスストローブ信号と、後続アドレス
   を指定するための第２のアドレスストローブ信号とを備
   えるものであることを特徴とする請求項１のディジタル
   処理装置。
3. 【請求項３】 上記被アクセス装置は、スタティックカ
   ラムモード及び／又はニブルモードを有するダイナミッ
   ク型ＲＡＭを基本に構成されるメモリ装置であることを
   特徴とする請求項１又は請求項２のディジタル処理装
   置。
4. 【請求項４】 上記高速アクセスモードは、上記ダイナ
   ミック型ＲＡＭのスタティックカラムモードを用いて行
   われるものであって、上記アクセス装置は、上記第２の
   アドレスストローブ信号に従って下位の所定ビットのア
   ドレス信号のみを出力するものであることを特徴とする
   請求項３のディジタル処理装置。
5. 【請求項５】 上記ディジタル処理装置は、相対アドレ
   ス方式を採るものであって、上記アクセス装置は、上記
   下位の所定ビットのアドレス信号として相対アドレスを
   保持するレジスタの保持内容をそのまま出力するもので
   あることを特徴とする請求項４のディジタル処理装置。
6. 【請求項６】 上記高速アクセスモードは、上記ダイナ
   ミック型ＲＡＭのスタティックカラムモードを用いて行
   われるものであり、上記アクセス装置は、アドレス信号
   を出力することなく上記第２のアドレスストローブ信号
   を変化させるものであって、上記メモリ装置は、上記第
   ２のアドレスストローブ信号に従って上記下位の所定ビ
   ットのアドレス信号を更新するアドレスカウンタを具備
   するものであることを特徴とする請求項３のディジタル
   処理装置。
7. 【請求項７】 上記高速アクセスモードは、上記ダイナ
   ミック型ＲＡＭのニブルモードを用いて行われるもので
   あって、上記アクセス装置は、アドレス信号を出力する
   ことなく上記第２のアドレスストローブ信号を変化させ
   るものであることを特徴とする請求項３のディジタル処
   理装置。
8. 【請求項８】 上記ディジタル処理装置のコンパイラ
   は、連続アクセスすべき命令等の格納アドレスとして上
   記高速アクセスモードによりアクセス可能な一連のアド
   レスを割り付けるものであることを特徴とする請求項
   １，請求項２，請求項３，請求項４，請求項５，請求項
   ６又は請求項７のディジタル処理装置。
9. 【請求項９】 上記ディジタル処理装置は、上記高速ア
   クセスモードを用いた複数のアドレスに対するアクセス
   をその先頭アドレスによって代表させるエミュレータで
   あることを特徴とする請求項１，請求項２，請求項３，
   請求項４，請求項５，請求項６，請求項７又は請求項８
   のディジタル処理装置。