JPH05315443A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05315443A JPH05315443A JP4117210A JP11721092A JPH05315443A JP H05315443 A JPH05315443 A JP H05315443A JP 4117210 A JP4117210 A JP 4117210A JP 11721092 A JP11721092 A JP 11721092A JP H05315443 A JPH05315443 A JP H05315443A
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- JP
- Japan
- Prior art keywords
- film
- silicon
- substrate
- groove
- semiconductor device
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】半導体基板に汚染ならびに損傷を与えることな
く、半導体基板上に溝や孔を形成する方法を提供する。 【構成】シリコン半導体基板１の所定位置にシリコン溝
４を形成するため、薄いシリコン酸化膜２と厚いシリコ
ン窒化膜３よりなる二層膜パターンで所定位置を被膜し
て熱処理を行う。 【効果】半導体装置の信頼性を高めることができる。
く、半導体基板上に溝や孔を形成する方法を提供する。 【構成】シリコン半導体基板１の所定位置にシリコン溝
４を形成するため、薄いシリコン酸化膜２と厚いシリコ
ン窒化膜３よりなる二層膜パターンで所定位置を被膜し
て熱処理を行う。 【効果】半導体装置の信頼性を高めることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体基板のエッチング
方法に関する。
方法に関する。
【０００２】
【従来の技術】日経ＢＰ社より１９８９年１月１４日に
発行された書籍「ＶＬＳＩ製造技術」の第９章エッチン
グ技術の箇所に、現在、実用化されているウエット・エ
ッチング法とドライ・エッチング法の原理・特徴ならび
に後者の方法の技術課題が述べられている。
発行された書籍「ＶＬＳＩ製造技術」の第９章エッチン
グ技術の箇所に、現在、実用化されているウエット・エ
ッチング法とドライ・エッチング法の原理・特徴ならび
に後者の方法の技術課題が述べられている。
【０００３】
【発明が解決しようとする課題】現在、半導体基板のエ
ッチングには加工精度の観点から、ドライ・エッチング
法が多用されているが、この方法は半導体素子の電気的
特性に関連して、不純物汚染と損傷がとくに問題とな
る。前者は反応容器内でプラズマが発生するために、容
器材料がスパッタや化学反応により、プラズマ中に放出
されて基板表面に付着することに起因する。後者は基板
表面がプラズマ中のイオンや電子の衝撃を受けるため
に、また、プラズマ中で発生した紫外線などの照射によ
り発生する問題である。
ッチングには加工精度の観点から、ドライ・エッチング
法が多用されているが、この方法は半導体素子の電気的
特性に関連して、不純物汚染と損傷がとくに問題とな
る。前者は反応容器内でプラズマが発生するために、容
器材料がスパッタや化学反応により、プラズマ中に放出
されて基板表面に付着することに起因する。後者は基板
表面がプラズマ中のイオンや電子の衝撃を受けるため
に、また、プラズマ中で発生した紫外線などの照射によ
り発生する問題である。
【０００４】本発明の目的は、基板に汚染や損傷を与え
ることなく、所望形状の溝や孔を形成する方法を提供す
ることにある。
ることなく、所望形状の溝や孔を形成する方法を提供す
ることにある。
【０００５】
【課題を解決するための手段】上記本発明の目的は、シ
リコン基板上の所定の位置に、シリコン酸化膜とシリコ
ン窒化膜からなる二層膜パターンを形成し、熱処理する
方法により達成することができる。
リコン基板上の所定の位置に、シリコン酸化膜とシリコ
ン窒化膜からなる二層膜パターンを形成し、熱処理する
方法により達成することができる。
【０００６】
【作用】本発明はシリコン基板上に薄いシリコン酸化膜
を形成し、つぎに厚い（２５０ｎｍ以上）シリコン窒化
膜を堆積して二層膜とした後、フォトリソグラフィを用
いて膜パターンを形成し、熱処理を行うことにより、被
膜領域の中央位置にシリコン溝を形成する。本発明にお
いて、厚いシリコン窒化膜の下に薄いシリコン酸化膜を
挿入するのは、熱処理中に膜パターン・エッジでの結晶
欠陥の発生を防止するためである。本発明によれば、シ
リコン溝表面がプラズマに晒されることがないため、汚
染や損傷を受けることがない。
を形成し、つぎに厚い（２５０ｎｍ以上）シリコン窒化
膜を堆積して二層膜とした後、フォトリソグラフィを用
いて膜パターンを形成し、熱処理を行うことにより、被
膜領域の中央位置にシリコン溝を形成する。本発明にお
いて、厚いシリコン窒化膜の下に薄いシリコン酸化膜を
挿入するのは、熱処理中に膜パターン・エッジでの結晶
欠陥の発生を防止するためである。本発明によれば、シ
リコン溝表面がプラズマに晒されることがないため、汚
染や損傷を受けることがない。
【０００７】
【実施例】以下、実施例に基づき本発明を具体的に説明
する。
する。
【０００８】チョクラルスキイ法で育成されたｐ型(ボ
ロンドープ)、抵抗率２０〜３０Ωcmの無転位シリコン
単結晶から、面方位が｛００１｝より４度傾いた鏡面ウ
エハ（厚さ４００μｍ）を作製し、シリコン基板とし
た。最初、この基板を９５０℃の乾燥酸素雰囲気中で３
０分、熱処理して２０ｎｍ厚のシリコン酸化膜を基板上
に形成した後、シリコン窒化膜を９５０℃でキャリアガ
スを窒素とし、ＳｉＨ4／ＮＨ3 の流量比を１／１５
０、膜形成速度を２５ｎｍ／分の条件で、ＣＶＤ法によ
り前述のシリコン酸化膜上に５２５ｎｍ堆積させた。
ロンドープ)、抵抗率２０〜３０Ωcmの無転位シリコン
単結晶から、面方位が｛００１｝より４度傾いた鏡面ウ
エハ（厚さ４００μｍ）を作製し、シリコン基板とし
た。最初、この基板を９５０℃の乾燥酸素雰囲気中で３
０分、熱処理して２０ｎｍ厚のシリコン酸化膜を基板上
に形成した後、シリコン窒化膜を９５０℃でキャリアガ
スを窒素とし、ＳｉＨ4／ＮＨ3 の流量比を１／１５
０、膜形成速度を２５ｎｍ／分の条件で、ＣＶＤ法によ
り前述のシリコン酸化膜上に５２５ｎｍ堆積させた。
【０００９】つぎに、フォトリソグラフイを用いて二層
膜（シリコン窒化膜／シリコン酸化膜）に４Ｋビットバ
イポーラＬＳＩの素子分離工程用マスクによるパターン
を形成し（図２参照)、１０００℃の窒素雰囲気中で２
０分の熱処理後（図１ａ参照)、二層膜を除去し、基板
結晶の所定位置に溝を形成した（図１ｂ参照）。溝が形
成される位置は、図１ａから判るように、被膜領域の中
央である。
膜（シリコン窒化膜／シリコン酸化膜）に４Ｋビットバ
イポーラＬＳＩの素子分離工程用マスクによるパターン
を形成し（図２参照)、１０００℃の窒素雰囲気中で２
０分の熱処理後（図１ａ参照)、二層膜を除去し、基板
結晶の所定位置に溝を形成した（図１ｂ参照）。溝が形
成される位置は、図１ａから判るように、被膜領域の中
央である。
【００１０】溝のサイズは、マスクパターンの形状なら
びに配列，シリコン窒化膜厚，シリコン酸化膜厚，熱処
理条件（温度，時間，雰囲気）により変えることができ
る。図３に一例として前述のマスクを用い、１０００℃
の窒素雰囲気で２時間熱処理した時の、形成される溝の
最大幅とシリコン窒化膜厚（シリコン酸化膜厚は２０ｎ
ｍ）の関係を示す。同一の熱処理条件下でシリコン窒化
膜厚が同じ場合、酸化膜厚が薄いほど、形成される溝の
サイズは大きくなるが、酸化膜厚が１０ｎｍ以下になる
と、熱処理過程で膜エッジからの転位発生確率が高くな
るため、酸化膜厚は極端に薄くできない。
びに配列，シリコン窒化膜厚，シリコン酸化膜厚，熱処
理条件（温度，時間，雰囲気）により変えることができ
る。図３に一例として前述のマスクを用い、１０００℃
の窒素雰囲気で２時間熱処理した時の、形成される溝の
最大幅とシリコン窒化膜厚（シリコン酸化膜厚は２０ｎ
ｍ）の関係を示す。同一の熱処理条件下でシリコン窒化
膜厚が同じ場合、酸化膜厚が薄いほど、形成される溝の
サイズは大きくなるが、酸化膜厚が１０ｎｍ以下になる
と、熱処理過程で膜エッジからの転位発生確率が高くな
るため、酸化膜厚は極端に薄くできない。
【００１１】溝形成の熱処理温度としては、図４に示し
たシリコン窒化膜（３５０ｎｍ）／シリコン酸化膜（２
０ｎｍ）二層膜の場合の熱処理結果(窒素雰囲気中、２
時間)から判るように、溝形成速度が低温ほど遅くなる
ので７００℃以上が望ましい。
たシリコン窒化膜（３５０ｎｍ）／シリコン酸化膜（２
０ｎｍ）二層膜の場合の熱処理結果(窒素雰囲気中、２
時間)から判るように、溝形成速度が低温ほど遅くなる
ので７００℃以上が望ましい。
【００１２】つぎに、本発明の応用例として、この溝を
素子分離に用いた場合を述べる。
素子分離に用いた場合を述べる。
【００１３】図５に示すように、チョクラルスキイ法で
育成したシリコン基板の表面にコレクタ埋込層を設け、
その上にＣＶＤ法によりシリコンエピタキシャル層を積
み、前述の実施例のように二層膜パターンを形成した。
熱処理を１０００℃の窒素雰囲気で１時間行って、埋込
層を突き抜ける溝を図６に示すように形成後、周知の平
坦化プロセスにより溝内部を絶縁膜で充填し、図７に示
されたバイポーラ・トランジスタを完成させた。
育成したシリコン基板の表面にコレクタ埋込層を設け、
その上にＣＶＤ法によりシリコンエピタキシャル層を積
み、前述の実施例のように二層膜パターンを形成した。
熱処理を１０００℃の窒素雰囲気で１時間行って、埋込
層を突き抜ける溝を図６に示すように形成後、周知の平
坦化プロセスにより溝内部を絶縁膜で充填し、図７に示
されたバイポーラ・トランジスタを完成させた。
【００１４】上記実施例によって形成されたバイポーラ
ＬＳＩは、溝形成時の不純物汚染ならびに損傷がないこ
とから、溝周辺に誘起される結晶欠陥が低減され、素子
特性の歩留まりが１.２ 倍以上に向上した。ところで、
本実施例ではバイポーラLSIについて述べたが、本発明
はＭＯＳＬＳＩにも適用可能であることはいうまでもな
い。
ＬＳＩは、溝形成時の不純物汚染ならびに損傷がないこ
とから、溝周辺に誘起される結晶欠陥が低減され、素子
特性の歩留まりが１.２ 倍以上に向上した。ところで、
本実施例ではバイポーラLSIについて述べたが、本発明
はＭＯＳＬＳＩにも適用可能であることはいうまでもな
い。
【００１５】なお、上記の実施例ではシリコン基板とし
てチョクラルスキイ法により育成した単結晶とこの単結
晶上にエピタキシャル成長させた基板とを使用したが、
フロートゾーン法により作成した単結晶基板を用いて
も、溝形成は全く同様に行うことができる。また、基板
の導電型，抵抗率が変わっても溝形成方法は変わらな
い。
てチョクラルスキイ法により育成した単結晶とこの単結
晶上にエピタキシャル成長させた基板とを使用したが、
フロートゾーン法により作成した単結晶基板を用いて
も、溝形成は全く同様に行うことができる。また、基板
の導電型，抵抗率が変わっても溝形成方法は変わらな
い。
【００１６】
【発明の効果】以上説明したように、本発明によれば基
板に汚染ならびに損傷を与えることなく、溝を形成する
ことができる。
板に汚染ならびに損傷を与えることなく、溝を形成する
ことができる。
【図面の簡単な説明】
【図１】本発明を実施した場合のシリコン基板の断面
図。
図。
【図２】シリコン基板上の二層膜（シリコン酸化膜／シ
リコン窒化膜）にパターンを形成したときの断面図。
リコン窒化膜）にパターンを形成したときの断面図。
【図３】シリコン窒化膜膜厚と形成される溝幅の関係を
示している図。
示している図。
【図４】溝幅と熱処理温度の関係を示している図。
【図５】シリコンエピタキシャル基板上に二層膜（シリ
コン酸化膜／シリコン窒化膜）パターンを形成したとき
の断面図。
コン酸化膜／シリコン窒化膜）パターンを形成したとき
の断面図。
【図６】シリコンエピタキシャル層に溝を形成したとき
の断面図。
の断面図。
【図７】バイポーラ・トランジスタの断面図。
１…シリコン基板、２…シリコン酸化膜、３…シリコン
窒化膜、４…溝、５…埋込層、６…シリコンエピタキシ
ャル層、７…シリコン酸化膜、８…シリコン窒化膜、９
…絶縁膜、１０…パッシベーション膜、１１…コレクタ
取り出し用拡散層、１２…ベース、１３…エミッタ、１
４…ベース電極、１５…エミッタ電極、１６…コレクタ
電極。
窒化膜、４…溝、５…埋込層、６…シリコンエピタキシ
ャル層、７…シリコン酸化膜、８…シリコン窒化膜、９
…絶縁膜、１０…パッシベーション膜、１１…コレクタ
取り出し用拡散層、１２…ベース、１３…エミッタ、１
４…ベース電極、１５…エミッタ電極、１６…コレクタ
電極。
Claims (4)
- 【請求項１】半導体基板上に薄膜パターンを形成後、熱
処理を施すことによって被膜領域下の基板の所定位置に
溝または孔を形成することを特徴とする半導体装置の製
造方法。 - 【請求項２】請求項１において、該半導体基板としてシ
リコン結晶を用いることを特徴とした半導体装置の製造
方法。 - 【請求項３】請求項１において、該薄膜としてシリコン
酸化膜とシリコン窒化膜とからなる二層膜を用いること
を特徴とした半導体装置の製造方法。 - 【請求項４】請求項３において、シリコン酸化膜の膜厚
を１０ｎｍ以上，シリコン窒化膜の膜厚を２５０ｎｍ以
上とした二層膜を用いることを特徴とした半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4117210A JPH05315443A (ja) | 1992-05-11 | 1992-05-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4117210A JPH05315443A (ja) | 1992-05-11 | 1992-05-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315443A true JPH05315443A (ja) | 1993-11-26 |
Family
ID=14706119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4117210A Pending JPH05315443A (ja) | 1992-05-11 | 1992-05-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315443A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12550680B2 (en) | 2021-02-16 | 2026-02-10 | Siltronic Ag | Method for testing the stress robustness of a semiconductor substrate |
-
1992
- 1992-05-11 JP JP4117210A patent/JPH05315443A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12550680B2 (en) | 2021-02-16 | 2026-02-10 | Siltronic Ag | Method for testing the stress robustness of a semiconductor substrate |
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