JPH05322996A - 集積回路配線の論理状態を電子ビーム・テスタによりマッピングする方法および装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 システムトリガに同期してピクセルクロック
を発生する電子ビームテスタによるマッピングを提供す
る。 【構成】 システムトリガを受信して初期設定されてい
る遅延量を付与された遅延パルスを発生する位相制御回
路１０を具備し、遅延パルスの受信に同期してピクセル
クロックを発生するマルチパルス発生回路２０を具備
し、ピクセル信号および電子ビームのスキャンコイル４
２を駆動するスキャン信号を発生するスキャン制御回路
５０を具備し、集積回路６０から発生される２次電子を
電気信号に変換する検出回路７０を具備し、画像データ
を発生する信号処理／画像処理回路８０を具備し、画像
データをビデオ信号に変換するピクチャ制御回路９０を
具備する集積回路配線の論理状態を電子ビームテスタに
よりマッピングする装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、集積回路配線の信号
電位の論理状態を電子ビーム・テスタによりマッピング
するマッピング方法および装置に関する。

【０００２】

【従来の技術】図１を参照して集積回路内の配線の信号
電位の論理状態のマッピングを説明するに、これは電子
ビーム・テスタを使用してパルス化されたパルス電子ビ
ームを観測したい領域に存在する多数の配線を通過する
ように走査し、モニタをライン毎に走査する。ここで、
パルス電子ビームの位相を任意の固有値でシフトする
と、配線の電位の変化を横或は縦の時間軸に対応して描
き出すことができる。時間軸を横にとった場合と縦にと
った場合の関係は、パルス電子ビームの位相を、表示ピ
クセル・クロック単位によりシフトするか或は水平ブラ
ンキング信号単位によりシフトするかによって切り替え
ることができる。

【０００３】集積回路配線の信号電位の論理状態を電子
ビーム・テスタによりマッピングするに際して採用され
るサンプリング装置の従来例においては、電子ビーム・
テスタに供給されるシステム・トリガと、データ表示用
のピクセル信号および電子ビーム走査用のスキャン信号
とは非同期とされている。これらピクセル信号およびス
キャン信号は電子ビーム・テスタ自体が生成しており、
制御周波数は論理状態マッピング像を取得するに必要と
される時間として有限値とされている。

【０００４】

【発明が解決しようとする課題】電子ビーム・テスタに
供給されるシステム・トリガの周期は、ＶＬＳＩその他
の集積回路の論理深度の増加に伴って長大化の一途をた
どっている。そのために、論理状態マッピング像を取得
するに必要とされる実用上のピクセル周波数とシステム
・トリガ周波数との間の関係は益々開く方向に進んでい
る。

【０００５】ここで、長大なシステム・トリガ周期を採
用した場合、論理状態マッピング像が得られない。即
ち、ピクセル周波数（Ｐ_f ）とシステム・トリガ周波数
（Ｔ_f）との間の関係が図２（ａ）に示される如くＰ_f
≒Ｔ_f であれば、各ピクセルにピクセル情報が得られる
ところから鮮明な像が得られることとなる。しかし、図
３（ａ）に示される如く、ピクセル周波数（Ｐ_f ）＞シ
ステム・トリガ周波数（Ｔ_f ）の関係にある場合、連続
する複数のピクセルに亘って互いに同一位相のピクセル
情報が与えられるところから、原画像は得られない。Ｓ
／Ｎ比の低下に起因して鮮明な論理状態マッピング像を
取得することができなくなる。結局、高精度のビーム・
ポジショニングができず、集積回路の極微小化に対応す
ることができない。グローバル・フィールド・エフェク
ト、ビーム・ワンダに起因する１次ビームのアドレス・
エラーを補正するのにマッピングの像が必要になる。Ｄ
Ｆi、ゴールデン・デバイスに電子ビーム・テスタの適
用が実現できない。

【０００６】そして、Ｓ／Ｎ比を改善するために、単位
ピクセル内にパルス電子ビームを生成するには、システ
ム・トリガ周波数と比較してピクセル・クロック周波数
を低くする必要がある。この場合、論理状態マッピング
像の取得に要する時間は、Ｔ＝Ｖpixel ×Ｈpixel ×Ｔ
_f ×αである。最近のμＰを代表とするＶＬＳＩは論理
深度が深まるにつれて、システム・トリガの繰り返し周
期は数１０ｍｓを超えている。この様なサンプルの論理
状態マッピング像の鮮明なものを得るにはおよそ１. ５
時間を必要としており、実用的ではない（５１２ピクセ
ル×５１２ピクセル×２０ｍｓ＋αとして計算）。

【０００７】また、システム・トリガと走査用スキャン
信号およびピクセル信号とが非同期であるために画像デ
ータのＳ／Ｎ比はシステム・トリガの周波数に依存す
る。この発明は、上述の通りの問題を解消した論理状態
マッピング装置を提供するものである。

【０００８】

【課題を解決するための手段】電子ビーム・テスタに供
給されるシステム・トリガに同期してピクセル・クロッ
クを発生する集積回路配線の論理状態を電子ビーム・テ
スタによりマッピングする方法を構成し、そして、電子
ビーム・テスタに供給されるシステム・トリガを受信し
て初期設定されている遅延量を付与された遅延パルスを
発生する位相制御回路１０を具備し、遅延パルスの受信
に同期してピクセル・クロックを発生するマルチパルス
発生回路２０を具備し、ピクセル・クロックを受信して
ピクセル信号および電子ビームのスキャン・コイル４２
を駆動するスキャン信号を発生するスキャン制御回路５
０を具備し、測定対象である集積回路６０から発生され
る２次電子を電気信号に変換する検出回路７０を具備
し、検出回路７０から供給される電気信号に信号処理お
よび画像処理を施し画像データを発生する信号処理／画
像処理回路８０を具備し、画像データをビデオ信号に変
換するピクチャ制御回路９０を具備する集積回路配線の
論理状態を電子ビーム・テスタによりマッピングする装
置、をも構成した。

【０００９】ここで、マルチパルス発生回路は１個のシ
ステム・トリガに対して複数個のピクセル・クロックを
発生するものであり、そして、スキャン制御回路５０は
ピクセル・アベレージングのための制御信号を生成する
回路を具備するものであり、また、更に、ピクチャ制御
回路９０は時間軸の異なるパルス列で取得したデータを
１水平走査期間中に同時に表示する画像分割制御回路を
具備するものとすることができる。

【００１０】

【実施例】この発明の実施例を図４を参照して説明す
る。図４において、１０は位相制御回路である。この回
路１０はシステム・トリガを受信すると、ＣＰＵにより
初期設定されている遅延量を付与した遅延パルスを生
成する。この遅延量は、観測レンジ内の全位相が終了す
るまで、システム・トリガまたは水平同期信号により更
新される。論理状態マッピングが水平モードの場合は、
この遅延量はシステム・トリガにより更新される。この
遅延量は水平同期信号或は垂直同期信号により初期値に
戻る。なお、水平同期信号および垂直同期信号を発生し
ている間、スキャン・ポジション制御を実施するダミー
・トリガが発生される。システム・トリガの周期が論理
状態マッピングの観測レンジより短い場合は、論理状態
マッピングのデータのサンプリング中に入力されるシス
テム・トリガはインヒビットされる。

【００１１】２０はマルチ・パルス発生回路である。遅
延パルスを受信して論理状態マッピングの観測レンジ
に対応した数である１ないし水平方向最大画素数のパル
スを発生する（図５（ａ）、図５（ｂ）参照）。パル
スが複数になる場合は、パルスは等間隔であるので、各
パルスはシステム・トリガから一定の時間軸情報を得る
こととなる。なお、このパルス列の間隔は論理状態マッ
ピングの観測レンジに対応して任意に選択することがで
きる。

【００１２】３０はパルス発生器であり、パルスを受
信して電子ビームのパルス幅を決定する信号を発生す
る。５０はスキャン制御回路である。パルスを受信し
てスキャン・コイル４２を駆動するスキャン信号を発生
する。このスキャン信号を図５（ａ）を参照して説明す
る。１個のシステム・トリガに基づいて複数のピクセル
・クロックを発生するのであるが、これらピクセル・ク
ロックのそれぞれについて１つの水平走査が対応分割さ
れて階段波が形成される。スキャン信号の丸ａ、丸ｂの
差は走査しているときの画素単位についてのレベル差に
等しい。パルスの信号を使用し、フレームの制御信号
となる水平および垂直ブランキング信号を生成し、この
ブランキング期間を利用してビームを走査開始位置まで
ポジショニングする。このスキャン制御回路５０はピク
セル・アベレージングのための制御信号を生成する回路
をも具備している。これは単位ピクセル内に入る相異な
る複数のサンプル・データの平均化処理を実施するため
のものであり、これにより画素のＳ／Ｎ比が改善される
（図５（ｂ）参照）。走査信号の位置を制御するルック
・アップ・テーブルを具備してマルチ・パルス発生回路
２０から出力されるバースト信号を計数し、電子ビーム
の走査位置を決定する。

【００１３】７０は検出回路であり、測定対象である集
積回路６０から発生される２次電子を電気信号に変換し
て、更にこれを増幅するものである。ここで、集積回路
６０の配線から２次電子を発生せしめる元になる電子銃
について説明するに、４０は電子銃である。この電子銃
４０から放射される１次電子ビームが測定対象である集
積回路６０に照射されると、集積回路６０は２次電子を
発生する。この２次電子は測定対象である集積回路６０
の配線の電位の情報を反映した状態で検出回路７０に到
達する。例えば、測定対象である集積回路６０内の配線
の信号の電位が＋５Ｖであるものとすると、配線の周辺
に電位障壁ができて、配線から発生される２次電子一部
は配線に戻されてしまう。この結果、検出回路７０に到
達する２次電子量が減る。一方、ＧＮＤ（０Ｖ）電位の
場合は殆どの２次電子が検出回路７０に達するに到る。
即ち、配線の信号の電位に対応した２次電子量が検出７
０に到達し、これは２次電子は測定対象である集積回路
６０の配線の電位の情報を反映した状態で検出７０に到
達するものと言うことができる。最終的な表示出力とし
ては配線の信号電位は画面で白黒の濃淡となって表現さ
れる。白いレベルがＧＮＤ電位を示し、黒いレベルが＋
５Ｖを示すこととなる。

【００１４】８０は信号処理／画像処理回路である。こ
の回路８０は検出回路７０から供給される集積回路６０
の配線の電位の情報を反映した信号をディジタル・デー
タに変換し、各種の信号処理および画像処理を実施する
ものである。ここにおいて実施される処理は例えば上述
の平均化処理その他のすべて公知の技術であるので、格
別の説明は省略する。信号処理／画像処理回路８０によ
る処理結果である画像データはピクチュア制御回路９０
へ供給される。

【００１５】ピクチュア制御回路９０を図６（ａ）のブ
ロック図を参照して説明するに、この回路９０は画像デ
ータ格納用の画像メモリ（デュアル・ポート・メモリ）
９１およびその周辺回路からなる。最終的に表示される
２次元の画像情報はピクセルに分解され、フレーム・メ
モリである画像メモリ９１に記憶される。この記憶され
た２次元の画像情報は順次に読み出され、Ｄ／Ａ変換器
９２を介してビデオ信号としてモニタＣＲＴ１００に供
給される。ここで、画像メモリ９１への書き込み記憶
は、入力される画像データを表示する時間軸に合う様に
メモリの対応するアドレスに実施する。この書き込み制
御は、画面分割を施すルックアップ・テーブルを設け、
画面分割制御回路９３により実施することができる。こ
の様にして時間軸の異なるパルス列により取得したデー
タを１水平走査期間中に同時に表示することを可能とす
るものである。図６（ｂ）は画面を４つに分割した部分
の左側から順番に表示データが描画された例を示す。ル
ックアップ・テーブルの例を以下に示す。

【００１６】 アドレス 画像データ ０ → ０ １ → １２８ ２ → ２５６ ３ → ３８４ ４ → １ ５ → １２９ ６ → ２５７ ７ → ３８５ ここで、１個のシステム・トリガに基づいて８個のピク
セル・クロックを発生させる例を図４のブロック図およ
び図７のタイミング・チャートに示す。上述した通り、
位相制御回路１０はシステム・トリガを受信すると、Ｃ
ＰＵにより初期設定されている遅延量Ｔを付与した遅延
トリガ・パルスを生成する。次いで、マルチ・パルス
発生回路２０は遅延トリガ・パルスに基づいて８個の
マルチ・パルス即ちピクセル・クロックを発生する。
このピクセル・クロックに対応して検出回路７０にお
いて検出信号が得られ、信号処理／画像処理回路８０
内においてサンプリング・パルスによりサンプリングさ
れる。１個のシステム・トリガに基づいて８個のピクセ
ル・クロックを発生させる場合は、５１２×５１２画素
数のモニタＣＲＴ１００における表示出力は６４画素単
位で現れ、画像データとメモリ９１のアドレスとモニタ
ＣＲＴ１００の画素の関係は図示される通りである。

【００１７】この発明の他の実施例を図８（ａ）、図８
（ｂ）および図８（ｃ）を参照して説明する。ピクセル
・クロックのシステム・トリガへの同期化、および画面
分割制御を併用することにより、以下のアプリケーショ
ンが可能となる。 （１）論理状態マッピング像とストロボ電圧コントラス
ト像を同時に表示することが可能となる。

【００１８】（２）異なる位相のストロボ電圧コントラ
スト像をマルチ表示することが可能となる。 なお、ストロボ電圧コントラストとは、測定対象から得
られる信号と同期して電子ビームをパルス化し、或る位
相の電圧情報のみを持つ２次電子を発生させ、同時に２
次電子を測定対象上に走査し、或る位相の像を得るもの
である。ここで重要なことは、長周期のシステム・トリ
ガを使用してもこのようなアプリケーションが実現でき
ることである。例えば、ＤＦＩにおいて良好な効果が得
られる。１フレームで複数の情報が得られる。この場
合、分解能は低下するが、粗い評価には充分適用可能で
ある。

【００１９】ストロボ電圧コントラスト時はＴ₁ は固定
であるので、丸ａ〜ｄおよび丸ａ１〜丸ｂ１はシステム
・トリガから一定の位相関係にある。従って図８（ｂ）
のような複数の位相におけるストロボ電圧コントラスト
像を取得することができる。これを更に発展させ、水平
同期信号の１／ｎでＴ₁ の位相およびスキャン位置を変
えることにより、更に多くの画面が得られる。この場
合、図８（ｃ）に示される如く、縦に現われるストロボ
電圧コントラスト像はＴ₁ の変化分に対応するものであ
る。

【００２０】ルックアップ・テーブルと位相の制御を工
夫すれば、論理状態マッピング像とストロボ電圧コント
ラスト像を同時に出力することができる。

【００２１】

【発明の効果】以上の通りであって、この発明は電子ビ
ーム・テスタに供給されるシステム・トリガに同期して
ピクセル・クロックを発生する構成を具備するものであ
るところから、ピクセル・クロック繰り返し周期を所定
のものとしこれに比してシステム・トリガ繰り返し周期
が長大化しても、連続する複数のピクセルに亘って互い
に同一位相のピクセル情報が与えられるという様なこと
は有り得ない。従って、Ｓ／Ｎ比の低下は生ぜず、鮮明
な論理状態マッピング像を取得することができ、高精度
のビーム・ポジショニング、集積回路の極微小化に充分
に対応することができる。そして、Ｓ／Ｎ比を改善する
ために、システム・トリガ周波数と比較してピクセル・
クロック周波数を低くして単位ピクセル内にパルス電子
ビームを生成するようにしていたのであるが、このよう
にする必要はなくなったので、論理状態マッピング像の
取得に要する時間が長くなることはなくなった。また、
システム・トリガと走査用スキャン信号およびピクセル
信号とが非同期であるがために画像データのＳ／Ｎ比は
システム・トリガの周波数に依存するものであったがこ
の様なこともなくなった。

【００２２】そして、ピクセル・クロックがシステム・
トリガに対して時間軸の情報を有するものとされてお
り、表示画素が電位コントラストと時間軸の情報を同時
に表わす。また、１個のシステム・トリガに対して複数
のパルスを発生させ、画像データを取得し、描画時間の
短縮を計ることができる。従来公知の技術として、波形
データを取得する場合に、マルチサンプリング技術が採
用されているが、画像データの取得および表示において
は適用されていない。これは、従来の論理状態マッピン
グの像モードを電子ビーム・テスタで動作させる場合、
表示ピクセルとシステム・トリガが非同期関係のため、
マルチサンプリングにより取得したデータが表示ピクセ
ルに一致していなかったためである。この発明において
はこの様なことはなくなった。

【００２３】更に、１個の画素に対して複数の画像デー
タを取得してピクセル平均化処理を施すことにより、シ
ステム・トリガ周波数に依存しないＳ／Ｎ比の良い論理
状態マッピング像が取得できることとなった。また、時
間軸の異なるパルス列でデータを取得し、１水平走査期
間中に同時に表示することができる。

【図面の簡単な説明】

【図１】信号電位の論理状態のマッピングを説明する図
であり、（ａ）はタイミング・チャート、（ｂ）は水平
モニタ出力を示す図、（ｃ）は垂直モニタ出力を示す図
である。

【図２】システム・トリガとピクセル・クロックの関係
（Ｐ_f ≒Ｔ_f ）を示す図であり（ａ）はタイミング・チ
ャート、（ｂ）は像モニタを示す図である。

【図３】システム・トリガとピクセル・クロックの関係
（Ｐ_f ＞Ｔ_f ）を示す図であり（ａ）はタイミング・チ
ャート、（ｂ）は像モニタを示す図である。

【図４】この発明の実施例を説明するブロック図。

【図５】（ａ）および（ｂ）は図４のタイミング・チャ
ート。

【図６】（ａ）は図４中のピクチュア制御回路の詳細を
示す図、（ｂ）はモニタ出力を示す図である。

【図７】図４のブロック図の動作を説明するタイミング
・チャート。

【図８】（ａ）はこの発明の他の実施例のタイミング・
チャート、（ｂ）および（ｃ）は何れもモニタ像を示す
図である。

【符号の説明】

１０ 位相制御回路 ２０ マルチパルス発生回路 ４２ スキャン・コイル ５０ スキャン制御回路 ６０ 集積回路 ７０ ２次電子を電気信号に変換する検出回路 ８０ 信号処理／画像処理回路 ９０ ピクチュア制御回路

【手続補正書】

【提出日】平成５年６月１１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】 明細書

【発明の名称】 集積回路配線の論理状態を電子ビーム
・テスタによりマッピングする方法および装置

【特許請求の範囲】

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、集積回路配線の信号
電位の論理状態を電子ビーム・テスタによりマッピング
するマッピング方法および装置に関する。

【０００２】

【従来の技術】図１を参照して集積回路内の配線の信号
電位の論理状態のマッピングを説明するに、これはいわ
ゆる電子ビーム・テスタを使用してパルス化されたパル
ス電子ビームを観測したい領域に存在する多数の配線を
通過するように走査し、モニタをライン毎に走査する。
ここで、パルス電子ビームの位相を任意値で一定間隔で
シフトすると、配線の電位の変化を横或は縦の時間軸に
対応して描き出すことができる。時間軸を横にとった場
合と縦にとった場合の関係は、パルス電子ビームの位相
を、表示ピクセル・クロック単位によりシフトするか或
は水平ブランキング信号単位によりシフトするかによっ
て切り替えることができる。

【０００３】集積回路配線の信号電位の論理状態を電子
ビーム・テスタによりマッピングするに際して採用され
るサンプリング装置の従来例においては、電子ビーム・
テスタに供給されるシステム・トリガと、データ表示用
のピクセル信号および電子ビーム走査用の走査信号とは
非同期とされている。これらピクセル信号および走査信
号は電子ビーム・テスタ自体が生成しており、これらの
制御周波数は、これが低くなると論理状態マッピング像
を取得するに必要とされる時間が長くなる為、実用的な
最低周波数により制限を受ける。具体的には数十ＫＨｚ
オーダの有限値とされている。

【０００４】

【発明が解決しようとする課題】電子ビーム・テスタに
供給されるシステム・トリガの周期は、ＶＬＳＩその他
の集積回路の論理深度の増加に伴って長大化の一途をた
どっている。そのために、論理状態マッピング像を取得
するに必要とされる実用上のピクセル周波数とシステム
・トリガ周波数との間の関係は益々開く方向に進んでい
る。

【０００５】ここで、長大なシステム・トリガ周期を採
用した場合、論理状態マッピング像が得られない。即
ち、ピクセル周波数（Ｐ_f ）とシステム・トリガ周波数
（Ｔ_f）との間の関係が図２（ａ）に示される如くＰ_f
≒Ｔ_f であれば、各ピクセルにピクセル情報が得られる
ところから鮮明な像が得られることとなる（図２ｂ）。
しかし、図３（ａ）に示される如く、ピクセル周波数
（Ｐ_f ）＞システム・トリガ周波数（Ｔ_f ）の関係にあ
る場合、連続する複数のピクセルに亘って互いに同一位
相のピクセル情報が与えられるところから、Ｓ／Ｎ比の
低下に起因して鮮明な論理状態マッピング像を取得する
ことができなくなる（図３ｂ）。

【０００６】そして、Ｓ／Ｎ比を改善するために、単位
ピクセル内にパルス電子ビームを生成するには、システ
ム・トリガ周波数と比較してピクセル・クロック周波数
を低くする必要がある。この場合、論理状態マッピング
像の取得に要する時間は、 Ｔ＝Ｖpixel ×Ｈpixel ×Ｔ_f ＋αである。ここで、 Ｖpixel ：垂直ピクセル数 Ｈpixel ：水平ピクセル数 α：システムトリガ周波数とピクセルクロック周波数の
差で生じる無駄時間 である。最近のマイクロプロセッサーを代表とするＶＬ
ＳＩは論理深度が深まるにつれて、システム・トリガの
繰り返し周期は数１０ｍｓを超えている。この様なサン
プルの論理状態マッピング像の鮮明なものを得るにはお
よそ１. ５時間を必要としており、実用的ではない（５
１２ピクセル×５１２ピクセル×２０ｍｓ＋αとして計
算）。鮮明な像が得られなければ、通常、像が得られた
後に行われる電子ビームを用いた波形測定時に、電子ビ
ームの位置決めが正確に行われない。また鮮明な像を得
ようとして、前述の通り長い時間をかけると、この間に
種々の原因によりビームのドリフト等が生じ、常に鮮明
な像が得られるとは限らない。結局、高精度のビームの
位置決めができず、集積回路の極微小化に対応すること
ができない。一次電子の着地誤差の補正〔１〕やＤＦｉ
法〔２〕などの電位コントラスト像を必要とする応用に
電子ビーム・テスタの適用が実現できない。（[1] H.Ga
llus,S.Gorlich,H.Harbeck,P.Kesler "Compensation of
Primary Beam Address Error forElectron Beam Testin
g of Sub-μm Devices.[2] [May.1984] T.May G.Scott,
E.Meieran P.Wiener, V.Rao "Dynamic FaultImaging of
VLSI Random Logic Device" Preceding of Reliablili
ty Physics Conference.参照）

【０００７】また、システム・トリガと走査用走査信号
およびピクセル信号とが非同期であるために画像データ
のＳ／Ｎ比はシステム・トリガの周波数に依存する。こ
の発明は、上述の通りの問題を解消した論理状態マッピ
ング装置を提供するものである。

【０００８】

【課題を解決するための手段】電子ビーム・テスタに供
給されるシステム・トリガに同期してピクセル・クロッ
クを発生する集積回路配線の論理状態を電子ビーム・テ
スタによりマッピングする方法を構成し、そして、電子
ビーム・テスタに供給されるシステム・トリガを受信し
て初期設定されている遅延量を付与された遅延パルスを
発生する位相制御回路１０を具備し、遅延パルスの受信
に同期してピクセル・クロックを発生するマルチパルス
発生回路２０を具備し、ピクセル・クロックを受信して
ピクセル信号および電子ビームの走査コイル４２を駆動
する走査信号を発生する走査制御回路５０を具備し、被
試験デバイス６０から発生される２次電子を電気信号に
変換する検出回路７０を具備し、検出回路７０から供給
される電気信号に信号処理および画像処理を施し画像デ
ータを発生する信号処理／画像処理回路８０を具備し、
画像データをビデオ信号に変換する画像制御回路９０を
具備する集積回路配線の論理状態を電子ビーム・テスタ
によりマッピングする装置、をも構成した。

【０００９】ここで、マルチパルス発生回路は１個のシ
ステム・トリガに対して複数個のピクセル・クロックを
発生するものであり、そして、走査制御回路５０はピク
セル・アベレージングのための制御信号を生成する回路
を具備するものであり、また、更に、画像制御回路９０
は時間軸の異なるパルス列で取得したデータを１水平走
査期間中に同時に表示する画像分割制御回路を具備する
ものとすることができる。

【００１０】

【実施例】この発明の実施例を図４を参照して説明す
る。図４において、１０は位相制御回路である。この回
路１０はシステム・トリガを受信すると、制御用コンピ
ュータにより初期設定されている遅延量を付与した遅延
パルスを生成する。この遅延量は、観測時間レンジ内
の全位相が終了するまで、システム・トリガまたは水平
同期信号により更新される。論理状態マッピングが水平
モードの場合は、この遅延量はシステム・トリガにより
更新される。この遅延量は水平同期信号或は垂直同期信
号により初期値に戻る。システム・トリガの周期が論理
状態マッピングの観測時間レンジより短い場合は、論理
状態マッピングのデータのサンプリング中に入力される
システム・トリガは受けつけられないようにする。

【００１１】２０はマルチ・パルス発生回路である。遅
延パルスを受信して論理状態マッピングの観測時間レ
ンジに対応した数である１ないし水平方向最大画素数の
パルスを発生する（図５（ａ）、図５（ｂ）参照）。
パルスが複数になる場合は、パルスは等間隔であるの
で、各パルスはシステム・トリガから一定の時間軸情報
を得ることとなる。なお、このパルス列の間隔は論理状
態マッピングの観測時間レンジに対応して任意に選択す
ることができる。

【００１２】３０はパルス発生器であり、パルスを受
信して電子ビームのパルス幅を決定する信号を発生す
る。５０は走査制御回路である。パルスを受信して走
査コイル４２を駆動する走査信号を発生する。この走査
信号を図５（ａ）を参照して説明する。１個のシステム
・トリガに基づいて複数のピクセル・クロックを発生す
るのであるが、これらピクセル・クロックのそれぞれに
ついて１つの水平走査が対応分割されて階段波が形成さ
れる。走査信号の丸ａ、丸ｂの差は走査しているときの
ピクセル位置の差に等しい。パルスの信号を使用し、
フレームの制御信号となる水平および垂直ブランキング
信号を生成し、このブランキング期間を利用して電子ビ
ームを走査開始位置まで移動する。この走査制御回路５
０はピクセル・アベレージングのための制御信号を生成
する回路をも具備している。これは単位ピクセル内に入
る相異なる複数のサンプル・データの平均化処理を実施
するためのものであり、これによりピクセル当たりのＳ
／Ｎ比が改善される（図５（ｂ）参照）。走査信号の位
置を制御するアドレス変換テーブルを具備してマルチ・
パルス発生回路２０から出力されるパルス列信号を計数
し、電子ビームの走査位置を決定する。

【００１３】７０は検出回路であり、被試験デバイス６
０から発生される２次電子を電気信号に変換して、更に
これを増幅するものである。ここで、被試験デバイス６
０の配線から２次電子を発生せしめる元になる電子銃に
ついて説明するに、４０は電子銃である。この電子銃４
０から放射される１次電子ビームが被試験デバイス６０
に照射されると、被試験デバイス６０から２次電子が発
生する。この２次電子は被試験デバイス６０の配線の電
位の情報を反映した状態で検出回路７０に到達する。例
えば、被試験デバイス６０内の配線の信号の電位が＋５
Ｖであるものとすると、配線の周辺に電位障壁ができ
て、配線から発生される２次電子の一部は配線に戻され
てしまう。この結果、検出回路７０に到達する２次電子
量が減る。一方、ＧＮＤ（０Ｖ）電位の場合は殆どの２
次電子が検出回路７０に達するに到る。即ち、配線の信
号の電位に対応した２次電子量が検出７０に到達し、こ
れは２次電子は被試験デバイス６０の集積回路の配線の
電位の情報を反映した状態で検出７０に到達するものと
言うことができる。最終的な表示出力としては、多くの
２次電子が検出された場合は明るく、少ない２次電子の
場合は暗く表示するものとすると、配線の信号電位は画
面で白黒の濃淡となって表現される。白いレベルがＧＮ
Ｄ電位を示し、黒いレベルが＋５Ｖを示すこととなる。

【００１４】８０は信号処理／画像処理回路である。こ
の回路８０は検出回路７０から供給される被試験デバイ
ス６０の配線の電位の情報を反映した信号に対し、各種
の信号処理および画像処理を実施するものである。ここ
において実施される処理は例えば上述のピクセルアベレ
ージングその他のすべて公知の技術であるので、格別の
説明は省略する。信号処理／画像処理回路８０による処
理結果である画像データは画像制御回路９０へ供給され
る。

【００１５】図４における画像制御回路９０を図６
（ａ）のブロック図を参照して説明するに、この回路９
０は画像データ格納用の画像メモリ（デュアル・ポート
・メモリ）９１およびその周辺回路からなる。最終的に
表示される２次元の画像情報はピクセルに分解され、フ
レーム・メモリである画像メモリ９１に記憶される。こ
の記憶された２次元の画像情報は順次に読み出され、Ｄ
／Ａ変換器９２を介してビデオ信号としてモニタＣＲＴ
１００に供給される。ここで、画像メモリ９１への書き
込み記憶は、入力される画像データを表示する時間軸に
合う様にメモリの対応するアドレスに実施する。この書
き込み制御は、画面分割を施すデータ変換テーブルを設
け、画面分割制御回路９３により実施することができ
る。この様にして時間軸の異なるパルス列により取得し
たデータを１水平走査期間中に同時に表示することを可
能とするものである。図６（ｂ）は画面を４つに分割し
た部分の左側から順番に表示データが描画された例を示
す。データ変換テーブルの例を以下に示す。

【００１６】 アドレス 画像データ ０ → ０ １ → １２８ ２ → ２５６ ３ → ３８４ ４ → １ ５ → １２９ ６ → ２５７ ７ → ３８５ ここで、１個のシステム・トリガに基づいて８個のピク
セル・クロックを発生させる例を図４のブロック図およ
び図７のタイミング・チャートに示す。上述した通り、
位相制御回路１０はシステム・トリガを受信すると、制
御コンピュータにより初期設定されている遅延量Ｔを付
与した遅延トリガ・パルスを生成する。次いで、マル
チ・パルス発生回路２０は遅延トリガ・パルスに基づ
いて８個のマルチ・パルス即ちピクセル・クロックを
発生する。このピクセル・クロックに対応して検出回
路７０において検出信号が得られ、信号処理／画像処
理回路８０内においてサンプリング・パルスによりサン
プリングされる。１個のシステム・トリガに基づいて８
個のピクセル・クロックを発生させる場合は、例えば５
１２×５１２画素数のモニタＣＲＴ１００における表示
出力では６４画素単位で現れ、画像データとメモリ９１
のアドレスとモニタＣＲＴ１００の画素の関係は図示さ
れる通りである。このように水平方向の画素数がｍで垂
直方向の画素数がｎで構成されるモニタＣＲＴに対し
て、１回のシステムトリガで発生するサンプルの数で割
ったものが画面の分割数となる。

【００１７】この発明の他の実施例を以下に述べる。ピ
クセル・クロックのシステム・トリガへの同期化、およ
び画面分割制御を併用することにより、以下のアプリケ
ーションが可能となる。 （１）論理状態マッピング像とストロボ電圧コントラス
ト像を同時に表示することが可能となる。

【００１８】（２）異なる位相の電位コントラスト像
（論理状態マッピングまたはストロボ電圧〔３〕）をマ
ルチ表示することが可能となる。（[3]:Plows,G.S.,and
NixoN,W.C.(1968) "Stroboscopic Scanning electron
microscope" J.Phys.E.Ser.2,pp.595-600.参照） （３）図４に示される位相制御回路１０およびマルチ・
パルス発生回路２０と同等の機能を有する他のシステム
から、ＥＢテスタへシステムトリガが供給される場合
は、これらの機能は不要である。

【００１９】

【発明の効果】以上の通りであって、この発明は電子ビ
ーム・テスタに供給されるシステム・トリガに同期して
ピクセル・クロックを発生する構成を具備するものであ
るところから、システム・トリガ繰り返し周期が長大化
しても、１ピクセルに対して１または複数のサンプリン
グ情報が取得できるため、連続する複数のピクセルに亘
って互いに同一位相のピクセル情報が与えられるという
様なことは有り得ない。従って、Ｓ／Ｎ比の低下は生ぜ
ず、鮮明な論理状態マッピング像を取得することがで
き、高精度のビーム・位置決め、集積回路の極微小化に
充分に対応することができる。また、システム・トリガ
と走査用信号およびピクセル信号とが非同期であるがた
めに画像データのＳ／Ｎ比はシステム・トリガの周波数
に依存するものであったがこの様なこともなくなった。

【００２０】また、１個のシステム・トリガに対して複
数のパルスを発生させ、画像データを取得し、描画時間
の短縮を計ることができる。従来公知の技術として、波
形データを取得する場合に、マルチサンプリング技術が
採用されているが、画像データの取得および表示におい
ては適用されていない。これは、従来の論理状態マッピ
ングの像モードを電子ビーム・テスタで動作させる場
合、表示ピクセルとシステム・トリガが非同期関係のた
め、マルチサンプリングにより取得したデータが表示ピ
クセルに一致していなかったためである。この発明にお
いてはこの様なことはなくなった。

【００２１】更に、１個の画素に対して複数の画像デー
タを取得してピクセル平均化処理を施すことにより、シ
ステム・トリガ周波数に依存しないＳ／Ｎ比の良い論理
状態マッピング像が取得できることとなった。また、時
間軸の異なるパルス列でデータを取得し、１水平走査期
間中に同時に表示することができる。

【図面の簡単な説明】

【図１】信号電位の論理状態のマッピングを説明する図
であり、（ａ）はタイミング・チャート、（ｂ）は水平
モニタ出力を示す図、（ｃ）は垂直モニタ出力を示す図
である。

【図２】システム・トリガとピクセル・クロックの関係
（Ｐ_f ≒Ｔ_f ）を示す図であり（ａ）はタイミング・チ
ャート、（ｂ）は像モニタを示す図である。

【図３】システム・トリガとピクセル・クロックの関係
（Ｐ_f ＞Ｔ_f ）を示す図であり（ａ）はタイミング・チ
ャート、（ｂ）は像モニタを示す図である。

【図４】この発明の実施例を説明するブロック図。

【図５】（ａ）および（ｂ）は図４のタイミング・チャ
ート。

【図６】（ａ）は図４中のピクチュア制御回路の詳細を
示す図、（ｂ）はモニタ出力を示す図である。

【図７】図４のブロック図の動作を説明するタイミング
・チャート。

【符号の説明】 １０ 位相制御回路 ２０ マルチパルス発生回路 ４２ 走査コイル ５０ 走査制御回路 ６０ 集積回路 ７０ ２次電子を電気信号に変換する検出回路 ８０ 信号処理／画像処理回路 ９０ 画像制御回路

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

Claims (5)

【特許請求の範囲】
1. 【請求項１】 電子ビーム・テスタに供給されるシステ
   ム・トリガに同期してピクセル・クロックを発生するこ
   とを特徴とする集積回路配線の論理状態を電子ビーム・
   テスタによりマッピングする方法。
2. 【請求項２】 電子ビーム・テスタに供給されるシステ
   ム・トリガを受信して初期設定されている遅延量を付与
   された遅延パルスを発生する位相制御回路を具備し、遅
   延パルスの受信に同期してピクセル・クロックを発生す
   るマルチパルス発生回路を具備し、ピクセル・クロック
   を受信してピクセル信号および電子ビームのスキャン・
   コイルを駆動するスキャン信号を発生するスキャン制御
   回路を具備し、測定対象である集積回路から発生される
   ２次電子を電気信号に変換する検出回路を具備し、検出
   回路から供給される電気信号に信号処理および画像処理
   を施し画像データを発生する信号処理／画像処理回路を
   具備し、画像データをビデオ信号に変換するピクチャ制
   御回路を具備することを特徴とする集積回路配線の論理
   状態を電子ビーム・テスタによりマッピングする装置。
3. 【請求項３】 請求項２に記載されるマッピングする装
   置において、マルチパルス発生回路は１個のシステム・
   トリガに対して複数個のピクセル・クロックを発生する
   ものであることを特徴とする集積回路配線の論理状態を
   電子ビーム・テスタによりマッピングする装置。
4. 【請求項４】 請求項２に記載されるマッピングする装
   置において、スキャン制御回路はピクセル・アベレージ
   ングのための制御信号を生成する回路を具備するもので
   あることを特徴とする集積回路配線の論理状態を電子ビ
   ーム・テスタによりマッピングする装置。
5. 【請求項５】 請求項２に記載されるマッピングする装
   置において、ピクチャ制御回路は時間軸の異なるパルス
   列で取得したデータを１水平走査期間中に同時に表示す
   る画像分割制御回路を具備するものであることを特徴と
   する集積回路配線の論理状態を電子ビーム・テスタによ
   りマッピングする装置。