JPH05325143A - ヘッドオープン検出回路 - Google Patents
ヘッドオープン検出回路Info
- Publication number
- JPH05325143A JPH05325143A JP15602192A JP15602192A JPH05325143A JP H05325143 A JPH05325143 A JP H05325143A JP 15602192 A JP15602192 A JP 15602192A JP 15602192 A JP15602192 A JP 15602192A JP H05325143 A JPH05325143 A JP H05325143A
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- Japan
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- 238000001514 detection method Methods 0.000 claims description 19
- 239000003990 capacitor Substances 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 7
- 230000007257 malfunction Effects 0.000 description 4
- 238000004088 simulation Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- Digital Magnetic Recording (AREA)
Abstract
(57)【要約】
【目的】 ハードディスク用リード／ライトＩＣのオー
プン検出回路において、ヘッド端子に正のフライバック
パルスが発生しても誤動作することのないようにする。 【構成】 正のフライバック電圧が発生した時、Ｑ４、
Ｑ１０がオンし、キャパシタＣ１が充電される。よっ
て、Ｑ９がオンし、Ｑ８に電流は流れず、オープン検出
は行われない。キャパシタＣ１に充電された状態でヘッ
ドがオープンになると、Ｑ３、Ｑ４、Ｑ１０、Ｑ１１が
オフし、キャパシタＣ１の電荷は定電流回路Ｉ４によっ
て放電され、Ｑ９がオフ、８がオンとなって、オープン
検出端子によりヘッドオープンが検出される。又、ヘッ
ドが接続され、ヘッド電圧が安定している時は、Ｑ７が
オンし、誤って、オープンと判定されることはない。
プン検出回路において、ヘッド端子に正のフライバック
パルスが発生しても誤動作することのないようにする。 【構成】 正のフライバック電圧が発生した時、Ｑ４、
Ｑ１０がオンし、キャパシタＣ１が充電される。よっ
て、Ｑ９がオンし、Ｑ８に電流は流れず、オープン検出
は行われない。キャパシタＣ１に充電された状態でヘッ
ドがオープンになると、Ｑ３、Ｑ４、Ｑ１０、Ｑ１１が
オフし、キャパシタＣ１の電荷は定電流回路Ｉ４によっ
て放電され、Ｑ９がオフ、８がオンとなって、オープン
検出端子によりヘッドオープンが検出される。又、ヘッ
ドが接続され、ヘッド電圧が安定している時は、Ｑ７が
オンし、誤って、オープンと判定されることはない。
Description
【０００１】
【産業上の利用分野】本発明は、ハードディスク等のリ
ード／ライトヘッドがオープン状態となったことを検出
する回路に関し、特にリード／ライト用ＩＣ内に集積化
されるヘッドオープン検出回路に関する。
ード／ライトヘッドがオープン状態となったことを検出
する回路に関し、特にリード／ライト用ＩＣ内に集積化
されるヘッドオープン検出回路に関する。
【０００２】
【従来の技術】図４は、従来のハードディスク用リード
／ライトＩＣに内蔵されているヘッドオープン検出回路
の回路図である。同図に示されるように、従来のヘッド
オープン検出回路は３つのｎｐｎバイポーラトランジス
タＱ１、Ｑ２、Ｑ３と、一端がこれらのトランジスタの
エミッタに接続され、他端が低位側電源端子ＶEEに接続
された定電流回路Ｉ１から構成される。
／ライトＩＣに内蔵されているヘッドオープン検出回路
の回路図である。同図に示されるように、従来のヘッド
オープン検出回路は３つのｎｐｎバイポーラトランジス
タＱ１、Ｑ２、Ｑ３と、一端がこれらのトランジスタの
エミッタに接続され、他端が低位側電源端子ＶEEに接続
された定電流回路Ｉ１から構成される。
【０００３】トランジスタＱ３のコレクタは高位側電源
端子ＶCCに接続され、トランジスタＱ１、Ｑ２のコレク
タはオープン検出端子ＯＤに接続されている。また、ト
ランジスタＱ１のベースは、ヘッドの一方の端子が接続
されるヘッド接続端子Ｘに接続され、トランジスタＱ２
のベースは、ヘッドの他方の端子が接続されるヘッド接
続端子Ｙに接続され、トランジスタＱ３のベースは第１
のリファレンス電源端子ＶR1に接続されている。
端子ＶCCに接続され、トランジスタＱ１、Ｑ２のコレク
タはオープン検出端子ＯＤに接続されている。また、ト
ランジスタＱ１のベースは、ヘッドの一方の端子が接続
されるヘッド接続端子Ｘに接続され、トランジスタＱ２
のベースは、ヘッドの他方の端子が接続されるヘッド接
続端子Ｙに接続され、トランジスタＱ３のベースは第１
のリファレンス電源端子ＶR1に接続されている。
【０００４】次に、図４の従来例の動作について説明す
る。ここで、高位側電源端子ＶCCに５Ｖが、低位側電源
端子ＶEEに０Ｖが、また第１のリファレンス電源端子に
−ＶF ／２（ＶF はトランジスタのベース−エミッタ間
順方向電圧）が印加されているものとする。ヘッドのフ
ライバックパルス（ヘッドに流れる電流が変化したとき
にヘッドに誘起される正または負のパルス）が十分小さ
いものとすると、ヘッド接続端子Ｘ、Ｙには、図５の
（ａ）に示す電圧が現われる。これらの電圧は、−ＶF
／２より低いので、トランジスタＱ３が導通し、オー
プン検出端子ＯＤからは電流が引かれない。
る。ここで、高位側電源端子ＶCCに５Ｖが、低位側電源
端子ＶEEに０Ｖが、また第１のリファレンス電源端子に
−ＶF ／２（ＶF はトランジスタのベース−エミッタ間
順方向電圧）が印加されているものとする。ヘッドのフ
ライバックパルス（ヘッドに流れる電流が変化したとき
にヘッドに誘起される正または負のパルス）が十分小さ
いものとすると、ヘッド接続端子Ｘ、Ｙには、図５の
（ａ）に示す電圧が現われる。これらの電圧は、−ＶF
／２より低いので、トランジスタＱ３が導通し、オー
プン検出端子ＯＤからは電流が引かれない。
【０００５】ここで、ヘッドオープンが起きると（例え
ば、ヘッドコイルの一端子がヘッド接続端子Ｘからはず
れた場合）、ヘッド接続端子の電圧は図５の（ｂ）のよ
うになり、端子電圧は−ＶF ／２を超える。そのため、
トランジスタＱ１またはＱ２が導通し、オープン検出端
子ＯＤから電流が引かれ、ヘッドがオープン状態にある
ことが検出される。
ば、ヘッドコイルの一端子がヘッド接続端子Ｘからはず
れた場合）、ヘッド接続端子の電圧は図５の（ｂ）のよ
うになり、端子電圧は−ＶF ／２を超える。そのため、
トランジスタＱ１またはＱ２が導通し、オープン検出端
子ＯＤから電流が引かれ、ヘッドがオープン状態にある
ことが検出される。
【０００６】
【発明が解決しようとする課題】近年、トランジスタの
高速化、ヘッドの終端抵抗の上昇などにより、ヘッド接
続端子にあらわれるフライバックパルスは、図５の
（ｃ）において、Ａ、Ｂで示すように極めて大きくなっ
てきている。特に、正のフライバックパルスＡは−ＶF
／２を超えるため、ヘッドがオープンとはなっていなく
ても、トランジスタＱ１またはＱ２を導通させて誤動作
を誘発する。
高速化、ヘッドの終端抵抗の上昇などにより、ヘッド接
続端子にあらわれるフライバックパルスは、図５の
（ｃ）において、Ａ、Ｂで示すように極めて大きくなっ
てきている。特に、正のフライバックパルスＡは−ＶF
／２を超えるため、ヘッドがオープンとはなっていなく
ても、トランジスタＱ１またはＱ２を導通させて誤動作
を誘発する。
【０００７】よって、本発明の目的とするところは、ヘ
ッドのオープン状態を確実に検出することができ、か
つ、フライバックパルスが大きくなっても、誤動作する
ことのないヘッドオープン検出回路を提供することであ
る。
ッドのオープン状態を確実に検出することができ、か
つ、フライバックパルスが大きくなっても、誤動作する
ことのないヘッドオープン検出回路を提供することであ
る。
【０００８】
【課題を解決するための手段】本発明のヘッドオープン
検出回路は、ベースがヘッド接続端子に、コレクタが電
源に、エミッタが定電流回路（Ｉ１）に接続された第１
のトランジスタ（Ｑ１）と、ベースに第１のリファレン
ス電圧が供給され、コレクタが負荷（Ｒ２）を介して電
源に、エミッタが前記第１のトランジスタ（Ｑ１）のエ
ミッタに接続された第２のトランジスタ（Ｑ３）と、ベ
ースが前記第１のトランジスタのエミッタに、コレクタ
が負荷（Ｒ１）を介して電源に、エミッタが定電流回路
（Ｉ２）に接続された第３のトランジスタ（Ｑ４）と、
ベースに第２のリファレンス電圧が供給され、コレクタ
が電源に、エミッタが前記第３のトランジスタ（Ｑ４）
のエミッタに接続された第４のトランジスタ（Ｑ５）
と、前記第２のトランジスタ（Ｑ３）が導通したときに
導通するようになされた第５のトランジスタ（Ｑ７）
と、前記第３のトランジスタ（Ｑ４）が導通したときに
導通するようになされた第６のトランジスタ（Ｑ９）
と、コレクタがヘッドオープン検出端子に接続され、前
記第５および前記第６のトランジスタ（Ｑ７、Ｑ９）の
いずれもが導通しないときに導通するようになされた第
７のトランジスタ（Ｑ８）と、を具備するものである。
検出回路は、ベースがヘッド接続端子に、コレクタが電
源に、エミッタが定電流回路（Ｉ１）に接続された第１
のトランジスタ（Ｑ１）と、ベースに第１のリファレン
ス電圧が供給され、コレクタが負荷（Ｒ２）を介して電
源に、エミッタが前記第１のトランジスタ（Ｑ１）のエ
ミッタに接続された第２のトランジスタ（Ｑ３）と、ベ
ースが前記第１のトランジスタのエミッタに、コレクタ
が負荷（Ｒ１）を介して電源に、エミッタが定電流回路
（Ｉ２）に接続された第３のトランジスタ（Ｑ４）と、
ベースに第２のリファレンス電圧が供給され、コレクタ
が電源に、エミッタが前記第３のトランジスタ（Ｑ４）
のエミッタに接続された第４のトランジスタ（Ｑ５）
と、前記第２のトランジスタ（Ｑ３）が導通したときに
導通するようになされた第５のトランジスタ（Ｑ７）
と、前記第３のトランジスタ（Ｑ４）が導通したときに
導通するようになされた第６のトランジスタ（Ｑ９）
と、コレクタがヘッドオープン検出端子に接続され、前
記第５および前記第６のトランジスタ（Ｑ７、Ｑ９）の
いずれもが導通しないときに導通するようになされた第
７のトランジスタ（Ｑ８）と、を具備するものである。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示す回路
図である。同図において、Ｑ１〜Ｑ９はｎｐｎトランジ
スタ、Ｑ１０、Ｑ１１はｐｎｐトランジスタ、ＶCCは高
位側電源端子、ＶEEは低位側電源端子、Ｉ１〜Ｉ４は定
電流回路、Ｃ１はキャパシタ、Ｄ１はダイオード群、Ｒ
１〜Ｒ３は抵抗、Ｘ、Ｙはそれぞれヘッドのいずれかの
側の端子が接続されるヘッド接続端子、ＶR1〜ＶR4はリ
ファレンス電源端子、ＯＤはオープン検出端子である。
て説明する。図１は、本発明の第１の実施例を示す回路
図である。同図において、Ｑ１〜Ｑ９はｎｐｎトランジ
スタ、Ｑ１０、Ｑ１１はｐｎｐトランジスタ、ＶCCは高
位側電源端子、ＶEEは低位側電源端子、Ｉ１〜Ｉ４は定
電流回路、Ｃ１はキャパシタ、Ｄ１はダイオード群、Ｒ
１〜Ｒ３は抵抗、Ｘ、Ｙはそれぞれヘッドのいずれかの
側の端子が接続されるヘッド接続端子、ＶR1〜ＶR4はリ
ファレンス電源端子、ＯＤはオープン検出端子である。
【００１０】次に、本実施例の動作について説明する。
ここで、高位側電源端子ＶCCには５Ｖが、低位側電源端
子ＶEEには０Ｖが、また、リファレンス電源端子ＶR1、
ＶR2にはそれぞれ−ＶF ／２が印加されているものとす
る。
ここで、高位側電源端子ＶCCには５Ｖが、低位側電源端
子ＶEEには０Ｖが、また、リファレンス電源端子ＶR1、
ＶR2にはそれぞれ−ＶF ／２が印加されているものとす
る。
【００１１】正常動作時（フライバックパスルが発生
していないとき） このとき、トランジスタＱ３が導通し、トランジスタＱ
４のベース電圧が−３ＶF ／２となるため、トランジス
タＱ５が導通する。トランジスタＱ３が導通したことに
より、ｐｎｐトランジスタＱ１１が導通する。ここで、
リファレンス電圧ＶR4をダイオード群Ｄ１の導通電圧よ
り低く設定しておけば、トランジスタＱ７が導通するた
め、オープン検出端子ＯＤから電流が引かれることはな
い。
していないとき） このとき、トランジスタＱ３が導通し、トランジスタＱ
４のベース電圧が−３ＶF ／２となるため、トランジス
タＱ５が導通する。トランジスタＱ３が導通したことに
より、ｐｎｐトランジスタＱ１１が導通する。ここで、
リファレンス電圧ＶR4をダイオード群Ｄ１の導通電圧よ
り低く設定しておけば、トランジスタＱ７が導通するた
め、オープン検出端子ＯＤから電流が引かれることはな
い。
【００１２】正常動作時（正のフライバックパスル電
圧が−ＶF ／２を超えたとき） このとき、トランジスタＱ１またはＱ２が導通し、トラ
ンジスタＱ３がオフする。正のフライバック電圧がＶF
／２を超えるとトランジスタＱ４が導通し、これにより
ｐｎｐトランジスタＱ１０が導通し、キャパシタＣ１を
急速に充電する。キャパシタＣ１の充電電圧がリファレ
ンス電圧ＶR3を超えるとトランジスタＱ９が導通する。
従って、正のフライバック電圧が高くなってもオープン
検出端子ＯＤから電流が引かれることはなく、誤動作が
発生することはない。なお、トランジスタＱ３がオフし
たことによりトランジスタＱ１１もオフするが、トラン
ジスタＱ７はダイオード群Ｄ１等における蓄積電荷のた
め、トランジスタＱ９がオン状態となった後にオフに転
じる。そのため、トランジスタＱ８が瞬間的に導通して
誤動作を起こす事故は回避される。
圧が−ＶF ／２を超えたとき） このとき、トランジスタＱ１またはＱ２が導通し、トラ
ンジスタＱ３がオフする。正のフライバック電圧がＶF
／２を超えるとトランジスタＱ４が導通し、これにより
ｐｎｐトランジスタＱ１０が導通し、キャパシタＣ１を
急速に充電する。キャパシタＣ１の充電電圧がリファレ
ンス電圧ＶR3を超えるとトランジスタＱ９が導通する。
従って、正のフライバック電圧が高くなってもオープン
検出端子ＯＤから電流が引かれることはなく、誤動作が
発生することはない。なお、トランジスタＱ３がオフし
たことによりトランジスタＱ１１もオフするが、トラン
ジスタＱ７はダイオード群Ｄ１等における蓄積電荷のた
め、トランジスタＱ９がオン状態となった後にオフに転
じる。そのため、トランジスタＱ８が瞬間的に導通して
誤動作を起こす事故は回避される。
【００１３】ヘッドオープン状態が発生した場合 このとき、トランジスタＱ１、Ｑ２のいずれかのベース
電圧がほぼ０ＶとなるためトランジスタＱ１、Ｑ２のい
ずれかが導通する。そのため、トランジスタＱ４のベー
ス電圧が−ＶF となって、トランジスタＱ５が導通す
る。トランジスタＱ３がオフしたことによりトランジス
タＱ１１がオフし、トランジスタＱ７がオフ状態、トラ
ンジスタＱ６がオン状態となる。また、トランジスタＱ
４がオフしたことにより、トランジスタＱ１０がオフす
る。このとき、キャパシタＣ１に充電電荷のある場合
は、定電流回路Ｉ４によって速やかに放電され、その電
圧がリファレンス電圧ＶR3以下となると、トランジスタ
Ｑ９がオフ、トランジスタＱ８がオンとなる。よって、
オープン検出端子ＯＤから電流が引かれ、ヘッドがオー
プン状態であることが検出される。
電圧がほぼ０ＶとなるためトランジスタＱ１、Ｑ２のい
ずれかが導通する。そのため、トランジスタＱ４のベー
ス電圧が−ＶF となって、トランジスタＱ５が導通す
る。トランジスタＱ３がオフしたことによりトランジス
タＱ１１がオフし、トランジスタＱ７がオフ状態、トラ
ンジスタＱ６がオン状態となる。また、トランジスタＱ
４がオフしたことにより、トランジスタＱ１０がオフす
る。このとき、キャパシタＣ１に充電電荷のある場合
は、定電流回路Ｉ４によって速やかに放電され、その電
圧がリファレンス電圧ＶR3以下となると、トランジスタ
Ｑ９がオフ、トランジスタＱ８がオンとなる。よって、
オープン検出端子ＯＤから電流が引かれ、ヘッドがオー
プン状態であることが検出される。
【００１４】図２は、本発明の第２の実施例を示す回路
図である。同図において、第１の実施例と同等の部分に
は同一の参照記号が付されているので重複した説明は省
略するが、本実施例の先の実施例と相違する点は、高位
側電源端子ＶCCとトランジスタＱ９のベースとの間にダ
イオード群Ｄ２が付加されている点である。本実施例で
は、このダイオード群Ｄ２により、キャパシタＣ１の端
子電圧を一定以下に下げないようにすることができ、先
の実施例よりも、トランジスタＱ９が導通する電圧への
充電時間を速めることができる。
図である。同図において、第１の実施例と同等の部分に
は同一の参照記号が付されているので重複した説明は省
略するが、本実施例の先の実施例と相違する点は、高位
側電源端子ＶCCとトランジスタＱ９のベースとの間にダ
イオード群Ｄ２が付加されている点である。本実施例で
は、このダイオード群Ｄ２により、キャパシタＣ１の端
子電圧を一定以下に下げないようにすることができ、先
の実施例よりも、トランジスタＱ９が導通する電圧への
充電時間を速めることができる。
【００１５】図３は、第２の実施例についてのシミュレ
ーション結果である。図３の（ａ）は、ヘッド接続端子
Ｘ、Ｙの電圧と、キャパシタＣ１の端子電圧との関係を
示しており、図３の（ｂ）は、トランジスタＱ８に流れ
る電流（即ち、ヘッドオープン検出電流）を示してい
る。
ーション結果である。図３の（ａ）は、ヘッド接続端子
Ｘ、Ｙの電圧と、キャパシタＣ１の端子電圧との関係を
示しており、図３の（ｂ）は、トランジスタＱ８に流れ
る電流（即ち、ヘッドオープン検出電流）を示してい
る。
【００１６】同図に示されるように、ヘッドが接続され
ている限り正のフライバックパルスが発生してもトラン
ジスタＱ８にコレクタ電流が流れない。ヘッドオープン
時には、キャパシタＣ１の端子電圧が時間とともに低下
し、一定以下に低下した時点でトランジスタＱ８がオン
となりヘッドオープンを検出している。
ている限り正のフライバックパルスが発生してもトラン
ジスタＱ８にコレクタ電流が流れない。ヘッドオープン
時には、キャパシタＣ１の端子電圧が時間とともに低下
し、一定以下に低下した時点でトランジスタＱ８がオン
となりヘッドオープンを検出している。
【００１７】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、各種
変更が可能である。例えば、抵抗、ダイオード部分はト
ランジスタ等に置き換えることができる。また、ダイオ
ード群Ｄ１に並列にキャパシタを挿入し、トランジスタ
Ｑ７がオンからオフに転じる迄の時間を引き延ばしてト
ランジスタＱ８の瞬間的導通をより確実に防止すること
もできる。
本発明はこれら実施例に限定されるものではなく、各種
変更が可能である。例えば、抵抗、ダイオード部分はト
ランジスタ等に置き換えることができる。また、ダイオ
ード群Ｄ１に並列にキャパシタを挿入し、トランジスタ
Ｑ７がオンからオフに転じる迄の時間を引き延ばしてト
ランジスタＱ８の瞬間的導通をより確実に防止すること
もできる。
【００１８】
【発明の効果】以上説明したように、本発明は、フライ
バックパルスのない正常動作時に導通するトランジスタ
と、フライバックパルスの発生時に導通するトランジス
タとを設け、これらのトランジスタが導通しないときに
導通するトランジスタによりヘッドオープンを検出する
ものであるので、本発明によれば、正のフライバックパ
ルスが発生しても、ヘッドオープン検出用トランジスタ
が導通することがなく、誤ってヘッドオープンを検出す
ることはなくなる。また、ヘッドが接続状態にあるとき
は、ヘッドへ供給されるデータの周波数が低くフライバ
ックパルスの発生がなくともヘッドオープン検出用トラ
ンジスタが導通することはなく、この場合にも誤動作は
防止される。
バックパルスのない正常動作時に導通するトランジスタ
と、フライバックパルスの発生時に導通するトランジス
タとを設け、これらのトランジスタが導通しないときに
導通するトランジスタによりヘッドオープンを検出する
ものであるので、本発明によれば、正のフライバックパ
ルスが発生しても、ヘッドオープン検出用トランジスタ
が導通することがなく、誤ってヘッドオープンを検出す
ることはなくなる。また、ヘッドが接続状態にあるとき
は、ヘッドへ供給されるデータの周波数が低くフライバ
ックパルスの発生がなくともヘッドオープン検出用トラ
ンジスタが導通することはなく、この場合にも誤動作は
防止される。
【図１】本発明の第１の実施例の回路図。
【図２】本発明の第２の実施例の回路図。
【図３】図２に示した実施例のシミュレーションによる
信号波形図。
信号波形図。
【図４】従来例の回路図。
【図５】ヘッド接続端子の正常時およびヘッドオープン
時の端子電圧。
時の端子電圧。
Ｃ１ キャパシタ Ｄ１、Ｄ２ ダイオード群 Ｉ１〜Ｉ４ 定電流回路 ＯＤ オープン検出端子 Ｑ１〜Ｑ９ ｎｐｎトランジスタ Ｑ１０、Ｑ１１ ｐｎｐトランジスタ Ｒ１〜Ｒ３ 抵抗 ＶCC 高位側電源端子 ＶEE 低位側電源端子 ＶR1〜ＶR4 リファレンス電源端子またはリファレンス
電圧 Ｘ、Ｙ ヘッド接続端子
電圧 Ｘ、Ｙ ヘッド接続端子
Claims (1)
- 【請求項１】 ベースがヘッド接続端子に、コレクタが
電源に、エミッタが定電流回路（Ｉ１）に接続された第
１のトランジスタ（Ｑ１）と、 ベースに第１のリファレンス電圧が供給され、コレクタ
が負荷（Ｒ２）を介して電源に、エミッタが前記第１の
トランジスタ（Ｑ１）のエミッタに接続された第２のト
ランジスタ（Ｑ３）と、 ベースが前記第１のトランジスタのエミッタに、コレク
タが負荷（Ｒ１）を介して電源に、エミッタが定電流回
路（Ｉ２）に接続された第３のトランジスタ（Ｑ４）
と、 ベースに第２のリファレンス電圧が供給され、コレクタ
が電源に、エミッタが前記第３のトランジスタ（Ｑ４）
のエミッタに接続された第４のトランジスタ（Ｑ５）
と、 前記第２のトランジスタ（Ｑ３）が導通したときに導通
するようになされた第５のトランジスタ（Ｑ７）と、 前記第３のトランジスタ（Ｑ４）が導通したときに導通
するようになされた第６のトランジスタ（Ｑ９）と、 コレクタがヘッドオープン検出端子に接続され、前記第
５および前記第６のトランジスタ（Ｑ７、Ｑ９）のいず
れもが導通しないときに導通するようになされた第７の
トランジスタ（Ｑ８）と、を具備するヘッドオープン検
出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15602192A JPH05325143A (ja) | 1992-05-22 | 1992-05-22 | ヘッドオープン検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15602192A JPH05325143A (ja) | 1992-05-22 | 1992-05-22 | ヘッドオープン検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05325143A true JPH05325143A (ja) | 1993-12-10 |
Family
ID=15618585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15602192A Pending JPH05325143A (ja) | 1992-05-22 | 1992-05-22 | ヘッドオープン検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05325143A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335842B1 (en) | 1997-08-20 | 2002-01-01 | Nec Corporation | Magnetic recording apparatus with a head error detection circuit |
-
1992
- 1992-05-22 JP JP15602192A patent/JPH05325143A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335842B1 (en) | 1997-08-20 | 2002-01-01 | Nec Corporation | Magnetic recording apparatus with a head error detection circuit |
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