JPH053260A

JPH053260A - 半導体集積回路の配線方法及び該方法による半導体集積回路

Info

Publication number: JPH053260A
Application number: JP30602691A
Authority: JP
Inventors: Toshimasa Usui; 敏正薄井
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1990-11-28
Filing date: 1991-11-21
Publication date: 1993-01-08

Abstract

(57)【要約】【目的】半導体集積回路において、配線間の容量によ
る伝達時間の変動及びノイズの発生を抑制する。【作用】バスライン、クロックライン及びアナログ
信号ライン、あるいは予め決定した配線などの配線長の
長い特定の配線を、隣接する配線から遠ざけることによ
って配線間の容量が低減する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路の配線
方法及び該方法による半導体集積回路に関する。

【０００２】従来より半導体集積回路の製作において、
各配線の配線間隔を一定にして配線を行っている。

【０００３】図３は、従来の半導体集積回路の信号配線
の一例を示すレイアウト図である。この図に示す半導体
集積回路は２層配線プロセスを使用したものである。こ
の図において、１，２は各々ゲートなどが形成される素
子領域、３〜８は各々第１層目の信号配線、９〜１６は
各々第２層目の信号配線である。１７，１７，…は各々
第１層目の配線と第２層目の配線をつなぐスルーホール
である。

【０００４】上記各層の信号配線は、隣接する他の信号
配線との間で静電容量が存在している。例えば、信号配
線３ではその上側及び下側に同じ第１層の信号配線４〜
７が各々隣接しており、これらの信号配線４〜７の各々
との間に静電容量が存在している。

【０００５】図４は、信号配線が隣接している場合を示
す平面図である。この図において、２０〜２２は各々信
号配線であり、信号配線２０と信号配線２１との間隔が
ｄ1、信号配線２１と信号配線２２との間隔がｄ2、信号
配線２１の配線幅がｗ1にそれぞれ設定されている。こ
の場合、従来の半導体製造プロセスでは各配線間隔ｄ
1，ｄ2、及び、配線幅ｗ1が２μｍ程度に設定されてお
り、配線材料としては通常アルミが用いられ、その膜厚
が０．６〜０，８μｍに設定されている。また、信号配
線の層間膜厚が０．８μｍ前後に設定されている。

【０００６】ここで、信号配線を単純な平行板として考
えた場合、その間の静電容量Ｃはεを層間膜の比誘電率
とすると、Ｃ＝ε×ε₀×（配線面積）÷（間隔）で与えられる。なお、ε₀は真空の誘電率である。

【０００７】いま、図５に示すように、ｗ1＝２μｍ、
層間膜厚＝０．８μｍ、及び、配線間隔ｄ1＝ｄ2＝２μ
ｍとすると、信号配線２１の単位長さ当りの底面容量Ｃ
1は、Ｃ1＝ε×ε₀×（２÷０．８）となり、信号配線２０と信号配線２１との間の側面容量
Ｃ2は、Ｃ2＝ε×ε₀×（０．８÷２）となり、また同様に信号配線２１と信号配線２２との間
の側面容量Ｃ3は、Ｃ3＝ε×ε₀×（０．８÷２）となる。この場合、底面容量と側面容量の比は２．５対
０．８になる。

【０００８】

【発明が解決しようとする課題】ところで、半導体集積
回路におけるゲートの遅延時間はそのゲートの駆動能力
と負荷容量に依存するので、同じ駆動能力であれば負荷
容量が小さいほど高速化が図れる。また、半導体集積回
路における負荷容量は各ゲートの入力容量の総和と配線
容量とからなるので、配線容量が小さいほど負荷容量が
下がり、高速化が図れる。

【０００９】しかしながら、従来は各信号配線の配線間
隔を一定にしているので、配線領域を長く引回すことに
なるクロックライン、バスラインまたはアナログ信号ラ
インなどにおいては、これらと隣接する配線との間にお
ける容量が問題になり、この容量がノイズの発生の原因
となっている。

【００１０】一方、最新の半導体製造プロセスではその
配線の微細化が進み、配線幅及び配線間隔が１．２μｍ
程度の製品も試作されている。

【００１１】図６に示すように、層間膜の膜厚が上記の
例と同じ０．８μｍとし、ｗ1＝１．２μｍ，配線間隔
ｄ1＝ｄ2＝１．２μｍとして、上記同様に図４の配線２
１の単位長さ当りの底面容量と側面容量を計算すると、
底面容量Ｃ1′は、ε×ε₀×１．５になり、側面容量Ｃ
2′（Ｃ3′）は、ε×ε₀×１．３になる。この結果か
ら分かるように分配線容量に占める側面容量の割合が非
常に大きい。したがって、半導体製造プロセスの進歩に
よって配線の微細化が進むと、配線容量に占める側面容
量の影響が非常に大きくなり、配線容量を低減すること
が非常に困難になって来る。

【００１２】ここで、参考として、図４の信号配線２１
にインバータが接続されたと仮定すると、その等価回路
は図７（ａ）の様に表される。この図において、２０
ａ，２１ａ，２２ａは、それぞれ図４の配線２０，２
１，２２に対応した接点であり、符号Ｃ1は配線２０，
２１の間の配線間容量を表しており、符号Ｃ2は配線２
１，２２の間の配線間容量を表している。

【００１３】いま、配線２０が電源電圧と同じ電位であ
り、配線２２が接地（ＯＶ）されると、等価回路は図７
（ｂ）の様になる。また、図４で配線２０、２２の両方
とも接地されれば、等価回路は図７（ｃ）の様に表され
る。この場合、図７（ｂ）の回路と図７（ｃ）の回路と
を比べると、インバータINVの出力端子からみた負荷容
量は大きく異なった値になる。すなわち、配線容量その
ものが隣接する配線の信号レベルによって変動すること
になる。これによって、内部回路の信号の伝達時間が変
動し、場合によっては回路そのものが誤動作する危険性
がある。

【００１４】言い替えれば、配線２１に隣接する配線２
０，２２の配線の信号レベルが電源電圧、接地の電位間
で変化することは、配線２１に接続されたＣ１，Ｃ２で
示された配線間容量の片側の電極の電位が変化すること
であり、このため、配線２１の電位は隣接する配線の電
位の変化を受ける（隣接配線の容量結合によるノイ
ズ）。これは電位が変化する隣接配線の容量が大きいほ
ど影響は大きく、また他の容量（配線自体の底面容量、
配線の接続された各ゲートの入力容量等）が大きければ
影響は少ない。また、ＣＭＯＳの半導体集積回路のよう
に内部回路のノイズマージンが大きいものではあまり問
題にはならないが、アナログ回路やＥＣＬの様にノイズ
に対して非常に敏感なＬＳＩでは配線と配線との間の容
量結合によるノイズが原因で誤動作を起こす場合があ
り、微細プロセスの採用によって配線間隔が小さくなる
と配線間の容量が増加し、容量結合によって発生するノ
イズも大きくなり、誤動作を起こす可能性が高くなる。

【００１５】以上のように、半導体製造プロセスの進歩
によって配線が微細化すると、次のような問題が生じ
る。

【００１６】配線容量に占める側面容量の割合が大き
くなり、配線容量そのものの低減が出来ない。

【００１７】配線の側面容量の増加によって、等価的
な配線容量そのものが変動し伝達時間が変動する。

【００１８】配線間の容量結合がより強くなり、発生
するノイズも大きくなることによって誤動作する危険性
が高い。

【００１９】本発明は上述した事情に鑑みてなされたも
ので、上記従来技術における各課題を解決し、半導体集
積回路の高速及び安定動作を図ることができる半導体集
積回路の配線方法及び該方法による半導体集積回路を提
供することを目的としている。

【００２０】

【課題を解決するための手段】請求項１に記載の方法
は、特定の配線例えばバスライン、クロックライン、ア
ナログ信号ラインなどの配線長の長い配線、あるいは予
め決定した配線（クリチカルパスと呼ばれる）に対して
隣接する配線との間隔を広げる。

【００２１】また、請求項２に記載の方法は、特定の配
線、例えばバスライン、クロックライン、アナログ信号
ラインなどの配線長の長い配線、あるいはクリチカルパ
スなどを、その隣接配線との間隔において、周辺の配線
の配線間隔より広く、またその配線幅が隣接配線及びそ
の周辺の配線の幅と同一か、または広く、さらに、隣接
する両配線との中心間距離を、同じ値を有する片側の隣
接配線群及び他の片側の隣接配線群の配線格子ピッチの
整数分の整数で決定する。

【００２２】また、請求項４に記載の方法は、特定の配
線を、半導体集積回路を構成する積層基板のうちの一つ
の層内で行う。

【００２３】また、請求項５に記載の半導体集積回路
は、請求項１から請求項４のうちのいずれかの記載の半
導体集積回路の配線方法を用いて製作した特定の配線を
備える。

【００２４】

【作用】バスライン、クロックライン、アナログ信号ラ
インなどの配線長の長い特定の配線、あるいはクリチカ
ルパスを、隣接する配線から遠ざけることによって配線
間の容量が低減する。

【００２５】したがって、配線間の容量が低減する分、
これによる影響が少なくなり、伝達時間の変動及びノイ
ズの発生が抑えられる。

【００２６】また、上記特定の配線が、その隣接配線と
の間隔において、周辺の配線の配線間隔より広く、また
その配線幅が隣接配線及びその周辺の配線の幅と同一
か、または広く、さらに、隣接する両配線との中心間距
離を、同じ値を有する片側の隣接配線群及び他の片側の
隣接配線群の配線格子ピッチの整数分の整数で決定され
る。

【００２７】したがって、このような方法で特定の配線
を配置することは、ＣＡＤ(Computer Aided Design)に
よる自動配線を簡単なプログラムにより実現できる。

【００２８】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。

【００２９】図１は本発明の一実施例による信号配線の
例であり、この図に示すように、信号配線３と、この信
号配線３に隣接する各信号配線４〜７との間隔が異なる
以外は前述した図３と共通している。

【００３０】すなわち、信号配線３に対して、その上側
及び下側に同じ第１層目の信号配線４，５，６，７が隣
接して存在しているが、信号配線３と、これら信号配線
４，５，６，７との間の配線間隔は、信号配線６と信号
配線８との間隔の２倍以上になっている。

【００３１】信号配線３のように、隣接する信号配線と
の間隔を広げる必要のある信号配線としては、バスライ
ン、クロックライン、アナログ信号ラインなどの配線長
の長い信号配線が対象になる。また、その他、ユーザが
予め指摘したライン（クリチカルパスと呼ばれる）も対
象になる。すなわち、一般的には特定の配線に対して隣
接する配線との間隔を、他の配線間の間隔よりも広くと
るようにする。

【００３２】なお、上記配線は、ＣＡＤによって自動配
線されるゲートアレイなどでは仮想的な配線格子が存在
するので、この配線格子上で行うのが効率が良い。

【００３３】図１に示す例は、配線３の上側及び下側の
配線格子を使用せずに１配線格子空けて配線した例であ
る。この様に、ある特定の配線格子を使用せずに配線す
るとチップ面積が増加してしまうが、特別に配線容量を
減らしたい信号線に対してのみこのような手法を取るの
であって、全ての配線に対して配線ピッチを広げるわけ
ではない。したがってチップ面積の増加は極少なくて済
む。また、他の配線領域に空きがあれば、その領域に容
量を減らしたい配線に対して隣接している配線を移動す
ればチップ面積の増加も最小限に抑えることができる。

【００３４】一方、図２は、配線３と配線４，５の中心
間距離をｄ1、配線３と配線６，７の中心間距離をｄ2、
配線６，７と配線８の中心間距離をｄ3とし、ｄ1及びｄ
2をｄ3の約１．５倍として他の配線より配線間隔を大き
くしたものである。これにより、図２の配線３の配線間
容量は小さく抑えられ、トータルの配線容量も小さく抑
えられる。

【００３５】この図２の例では図１の例に比べて配線間
隔を小さくしているので、配線間容量が多少大きくなる
が、チップ面積の増加は小さく抑えられる。一般的にゲ
ートアレイのような配線格子が規則正しく並んでいてＣ
ＡＤによる自動配線が行われるようなＬＳＩでは、上述
したような１配線格子空けて配線する方法が良い。これ
に対し、人手による設計やスタンダードセルでは配線格
子ピッチを自由に設定することができるので、図２の方
法が適している。

【００３６】なお、上記実施例においては、図１及び図
２の方法を適応する際に、何らかのプログラムを作成
し、ある特定の配線に対してのみこの様な配線を自動的
に行わせることは十分可能であることは言うまでもな
い。

【００３７】ここで、配線間結合容量を減少させるため
の配線間の間隔を広げる方法と、ＣＡＤによる自動配線
のための配線格子についての組合わせについて補足説明
をする。

【００３８】自動配線のための配線格子自体は、配線の
ピッチつまり配線間の中心間距離（配線幅と配線間隔の
和の２分の１）が一定の規則に従っているのが好まし
く、図１の例では、配線間隔を広げ、かつ配線格子自体
の配線ピッチを一定に維持するために、１配線格子をあ
けて配線した例である。この場合、配線幅をすべて同一
にすれば、配線間隔を広げたときに配線間隔は１配線格
子間つまり配線のピッチ分だけ増加する。

【００３９】一方、配線格子間隔を一定に維持し、特定
の配線に対して隣接する配線格子をあけて配線間隔を広
げると同時に、特定の配線の配線幅を広げることも可能
である。

【００４０】前述したように隣接配線の容量結合による
ノイズの影響は、電位が変化する隣接配線の結合容量が
大きいほど影響が大きいが、他の容量（配線自体の底面
容量、配線の接続された各ゲートの入力容量等）が大き
くとも影響は少ない。このため、図１の実施例で、隣接
する配線格子をあけて配線間隔を広げると同時に、更に
得られた配線間隔の増加分（１配線格子間隔）全てを隣
接配線の結合容量の減少のために使用せず、特定の配線
幅を広げることに使用することも可能である。こうした
方法をとることにより、隣接配線の結合容量が従来の配
線方法より減少し、かつ配線自体の底面容量を増加させ
ることにより、隣接配線の容量結合によるノイズの影響
を減少させることが可能である。

【００４１】この場合、配線格子のピッチを維持したま
までの総合負荷容量は最小値にはならないが、隣接配線
の容量結合によるノイズの影響は配線格子をあけない場
合と比較して減少させることができると共に、配線自体
の抵抗も減少させることができる。

【００４２】具体的には、特定の配線の総配線長が２０
ｍｍの場合について検討すると、配線幅１．２μｍの場
合、抵抗値はシート抵抗３０ミリオーム・ｍｍとして５
００オームに達する。

【００４３】このような抵抗値となると、配線抵抗と配
線負荷容量による時定数の存在により、この配線を信号
駆動するトランジスタの駆動インピーダンスを下げて
も、信号の遅延時間は一定値以下には減少しない。この
場合、例えば配線幅を２．４μｍに広げることにより、
配線の抵抗値を２分の１に減少できる。そして、配線幅
が増加することにより配線底面容量が増加しても、配線
を信号駆動するトランジスタの駆動インピーダンスを下
げることにより、結果として信号遅延を減少させること
ができる。

【００４４】また、図２での実施例で、ＣＡＤでの自動
配線での配線格子の応用も可能である。図２では配線ピ
ッチは１と１．５であるが、これは０．５を単位として
みた場合、２と３の整数比で表現できる。このように特
定の最小単位に対して、配線ピッチが整数比であれば、
自動配線の応用は適当なプログラムを作成し、ある特定
の配線に対してのみこのような配線を自動で行うことは
可能である。更に特定の配線の幅を太くする方法の併用
も同様に可能である。また配線幅を広げる場合、配線ピ
ッチの中心線から両側に同一量増加させる必要はないこ
とは言うまでもない。

【００４５】よって、本発明は特定の配線が、その隣接
配線との間隔において、その周辺の配線の配線間隔より
広く、またその特定の配線幅はその隣接配線及びその周
辺の配線幅と同一または広く、かつ、特定の配線の片側
の隣接配線群により決定される配線格子ピッチと他の片
側の隣接配線群により決定される配線格子ピッチとが同
一であり、更に前記特定の配線に隣接する両配線の中心
間距離が、前記配線格子ピッチの整数分の整数で表現で
きるように配置されていれば、ＣＡＤでの自動配線が簡
単なプログラム作成により実現できる。

【００４６】また、上記実施例においては、第１層目の
配線に対して説明したが、この方法は第２層または３層
以上の多層配線に対しても適応可能である。

【００４７】

【発明の効果】以上説明したように本発明によれば、さ
ほどチップサイズを増加させる事なく、特定の配線の配
線容量を低減することができるので、回路の動作速度を
上げることができるという効果が得られる。

【００４８】また、配線間の容量を低減させることによ
り容量結合が弱められ、更に等価的な配線容量の変動が
抑えられるので、回路の安定動作が可能になるという効
果も得られる。

【００４９】また、ＣＡＤでの自動配線が簡単なプログ
ラム作成により実現できる。

【図面の簡単な説明】

【図１】本発明の方法による配線を示す平面図である。

【図２】本発明の方法による配線を示す平面図である。

【図３】従来の方法による配線を示す平面図である。

【図４】従来の問題点の説明に用いる配線を示す平面図
である。

【図５】従来の問題点の説明に用いる配線を示す斜視図
である。

【図６】従来の問題点の説明に用いる配線を示す斜視図
である。

【図７】従来の問題点の説明に使用される図４に示す配
線における電気的等価回路図である。

【符号の説明】

１，２セル領域３〜８第１層配線９〜１５第２層配線

Claims

【特許請求の範囲】

【請求項１】金属配線同士の最小間隔が１．２μｍ以
下の半導体集積回路において、特定の配線と隣接する配
線との間隔を、他の配線間の間隔よりも広くとることを
特徴とする半導体集積回路の配線方法。
【請求項２】特定の配線を、その隣接配線との間隔に
おいて、周辺の配線の配線間隔より広く、またその配線
幅が隣接配線及びその周辺の配線の幅と同一か、または
広く、さらに、隣接する両配線との中心間距離を、同じ
値を有する片側の隣接配線群及び他の片側の隣接配線群
の配線格子ピッチの整数分の整数で決定することを特徴
とする半導体集積回路の配線方法。
【請求項３】前記特定の配線はクロックライン、バス
ライン、アナログ信号ラインあるいは予め指定したライ
ンであることを特徴とする請求項１または請求項２いず
れかの項記載の半導体集積回路の配線方法。
【請求項４】前記特定の配線の決定は、前記半導体集
積回路を構成する積層基板のうちの一つの層内の配線と
の関係において行うことを特徴とする請求項１から請求
項３いずれかの項記載の半導体集積回路の配線方法。
【請求項５】請求項１から請求項４のうちのいずれか
の記載の半導体集積回路の配線方法を用いて製作される
特定の配線を備えたことを特徴とする半導体集積回路。