JPH0533250U - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】記憶部のデータに対し秘匿性を持たせ、かつ記
憶部の検査が容易にできるようにする。 【構成】セレクト信号ＣＳが能動レベルとなる回数によ
り、外部と接続する第１のデータバス３ｂと記憶部１と
接続する第２のデータバス３ｂとの間の接続を制御する
選択回路制御回路４及びバス接続制御回路５を設ける。
選択回路制御回路４の出力信号（ＮＪ）により記憶部１
への書込み制御信号（内部書込み信号ＩＷ）及び読出し
制御信号（内部読見出し信号ＩＲ）を制御する信号制御
回路９を設ける。第１及び第２のデータバス３ａ，３ｂ
のテータを比較しその結果を出力する。ラッチ回路７及
び出力回路８を設ける。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は半導体集積回路に関し、特に書換え可能なメモリを有し、外部からデ ータの書込み，読出しが制御できる半導体集積回路に関する。

【０００２】

【従来の技術】

従来、この種の半導体集積回路は、図３に示すように、セレクト信号ＣＳが能 動レベルになると活性化し、書込み制御信号ＷＲが能動レベルのときアドレス信 号Ａ０〜Ａ１５で指定されたアドレスにデータを書込み、読出し制御信号ＲＤが 能動レベルのときアドレス信号Ａ０〜Ａ１５で指定されたアドレスからデータを 読出す記憶部１と、アドレス信号Ａ０〜Ａ１５を記憶部１へ伝達するアドレスバ ス２と、外部からのデータを記憶部１へ、記憶部１からのデータを外部へ伝達す るデータバス３とを有する構成となっていた。

【０００３】 次にこの半導体集積回路の動作について説明する。図４はこの半導体集積回路 の動作を説明するための各部信号のタイミング図である。

【０００４】 最初に外部から記憶部１にデータを書込む場合について説明する。書込むアド レスのアドレス信号Ａ０〜Ａ１５をアドレスバス２を介して記憶部１に伝達し、 書込むデータＤ０〜Ｄ７をデータバス３を介して記憶部１に伝達すると共に、外 部から能動レベル（低レベル）の書込み制御信号ＷＲを入力することにより記憶 部１にデータが書込まれる（図４のライトサイクル）。

【０００５】 次に外部から、記憶部１のデータを読出す場合について説明する。読出すアド レスのアドレス信号Ａ０〜Ａ１５をアドレスバス２を介して記憶部１に伝達し、 記憶部１に外部から読出し制御信号ＲＤを入力することにより、データＤ０〜Ｄ ７をデータバス３を介して外部へ読出すことができる（図４のリードサイクル） 。

【０００６】

【考案が解決しようとする課題】

上述した従来の半導体集積回路は、外部から記憶部１へのデータの書込み、記 憶部１からのデータの読出しが常に可能であるために、記憶部１のデータの秘匿 性が保てないという欠点がある。

【０００７】 また、ただ単に読出せないようにしてしまうと、記憶部１の検査ができなくな るという欠点がある。

【０００８】 本考案の目的は、記憶部のデータに対して秘匿性を有し、かつ記憶部の検査が 容易にできる半導体集積回路を提供することにある。

【０００９】

【課題を解決するための手段】

本考案の半導体集積回路は、セレクト信号が能動レベルになると活性化し内部 書込み信号が能動レベルのときアドレス信号で指定されたアドレスにデータを書 込み内部読出し信号が能動レベルのとき前記アドレス信号で指定されたアドレス からデータを読出す記憶部と、この記憶部と接続しこの記憶部へのデータ及びこ の記憶部からのデータを伝達する第１のデータバスと、データ入出力端子と接続 し前記記憶部への外部からのデータ及び前記記憶部からのデータを伝達する第２ のデータバスと、前記セレクト信号が能動レベルとなる回数を判定しこの回数が 予め設定された第１の回数のときは第１のレベル、第２の回数のときは第２のレ ベルとなる回数判定信号を出力する選択回数判定回路と、前記回数判定信号が第 １のレベルのときは前記第１のデータバスと第２のデータバスとを接続し第２の レベルのときは切離すバス接続制御回路と、前記第１のデータバスのデータと前 記第２のデータバスのデータとを比較し一致したか否かを判定して比較判定信号 を出力する比較回路と、前記比較判定信号を所定のタイミングでラッチし外部へ 出力する比較判定信号出力回路と、前記回数判定信号が第１のレベルのとき書込 み制御信号が能動レベルであれば前記内部書込み信号を能動レベルとし前記回数 判定信号が第２のレベルのとき前記書込み制御信号が非能動レベルであれば前記 内部読出し信号を能動レベルとする信号制御回路とを有している。

【００１０】

【実施例】

次に本考案の実施例について図面を参照して説明する。

【００１１】 図１は本考案の一実施例を示す回路図である。

【００１２】 この実施例は、セレクト信号ＣＳが能動レベル（低レベル）になると活性化し 内部書込み信号ＩＷが能動レベル（低レベル）のときアドレスバス２を介して入 力されるアドレス信号Ａ０〜Ａ１５で指定されたアドレスにデータを書込み、内 部読出し信号ＩＲが能動レベル（低レベル）のときアドレス信号Ａ０〜Ａ１５で 指定されたアドレスからデータを読出す記憶部１と、この記憶部１と接続し記憶 部１へのデータ及びこの記憶部１からのデータを伝達する第１のデータバス３ａ と、データ入出力端子と接続し記憶部１への外部からのデータ及び記憶部１から のデータを伝達する第２のデータバス３ｂとセレクト信号ＣＳが能動レベルとな る回数を判定しこの回数が予め設定された第１の回数（１回目）のときは高レベ ル、第２の回数（２回目）のときは低レベルとなる回数判定信号ＮＪを出力する 選択回数判定回路４と、回数判定信号ＮＪが高レベルのときは第１のデータバス ３ａと第２のデータバス３ｂとを接続し低レベルのときは切離すバス接続制御回 路５と、第１のデータバス３ａのデータと第２のデータバス３ｂのデータとを比 較し一致した否かを判定して比較判定信号ＣＪを出力する比較回路６と、比較判 定信号ＣＪを所定のタイミングでラッチし外部へ出力（ＣＪＯ）する比較判定信 号出力回路のラッチ回路７及び出力回路８と、回数判定信号ＮＪが高レベルのと き書込み制御信号ＷＲが能動レベル（低レベル）であれば内部書込み信号ＩＷを 能動レベル（低レベル）とし回数判定信号ＮＪが高レベルのとき書込み制御信号 が非能動レベル（低レベル）であれば内部読出し信号ＩＲを能動レベル（低レベ ル）とする信号制御回路９とを有する構成となっている。なお、選択回数判定回 路４はＴ型フリップフロップで、ラッチ回路７は３ステートバッファＢ１とＤ型 フリップフロップＤＦＦ１とで、出力回路８はＤフリップフロップＤＦＦ２で、 信号制御回路９は３ステートバッファＢ２，Ｂ３でそれぞれ構成されている。

【００１３】 次に、この実施例の動作について説明する。図２はこの実施例の動作を説明す るための各部信号のタイミング図である。

【００１４】 初期状態において、選択回路判定回路４及び出力回路８はリセット信号ＲＳＴ によりリセットされていて回数判定信号ＮＪ及び出力比較判定信号ＣＪＯは低レ ベルであるとする。

【００１５】 １回目のセレクト信号ＣＳ能動レベルにより回数判定信号ＮＪは高レベルにな るので、３ステートバッファＢ２は活性化し、バス接続制御回路５はデータバス ３ａ，３ｂ間を接続する。また３ステートバッファＢ１，Ｂ３は非活性状態とな る。この状態は記憶部１にデータを書込む状態であるので、アドレス信号Ａ０〜 Ａ１５の指定するアドレスに、外部からのデータＥＤ０〜ＥＤ７が、データバス ３ｂ及びデータバス３ａを伝達して書込まれる。

【００１６】 次に２回目のセレクト信号ＣＳ能動レベルにより回数判定信号ＮＪは低レベル になるので、３ステートバッファＢ２は非活性状態となり、バス接続制御回路は データバス３ａ，３ｂ間を切離す。また、３ステートバッファＢ１，Ｂ３は活性 化する。この状態は記憶部１からデータを読出しこのデータと外部入力のデータ とを比較する状態であるので、アドレス信号Ａ０〜Ａ１５で指定するアドレスの データＩＤ０〜ＩＤ７がデータバス３ａを介して比較回路６に入力され、外部入 力のデータＥＤ０〜ＥＤ７がデータバス３ｂを介して比較回路６に入力され比較 される。

【００１７】 その結果、比較判定信号ＣＪが、外部入力のデータＥＤ０〜ＥＤ７と読出され たデータＩＤ０〜ＩＤ７とが一致したと判断されると低レベル、不一致と判断さ れる高レベルとなる。

【００１８】 この比較判定信号ＣＪが書込み制御信号ＷＲと立上りエッジでラッチされ出力 回路８を介して外部へ出力（ＣＪＯ）される。

【００１９】 こうして記憶部１が正常に動作するか否かの検査ができる。

【００２０】 この実施例においては、セレクト信号ＣＳが能動レベルとなる回数が、１回目 のときは外部から記憶部１へのデータ書込み状態となり、２回目のときは記憶部 １からのデータ読出し状態となる。しかし、記憶部１からのデータ読出し状態で あっても、読出されたデータは外部へ出力されることなく、内部で使用されたり 比較検査されたりする。またセレクト信号ＣＳ能動レベルを１回目の状態にして データバス３ａ，３ｂ間を接続し、書込み制御信号ＷＲのレベルを制御して読出 し状態としようとしても、データバス３ａ，３ｂ間が接続状態のときは３ステー トバッファＢ３が非活性状態であるので内部読出し信号ＩＲは能動レベルになら ず、記憶部１を読出し状態にすることができない。従って記憶部１のデータを秘 匿することができる。

【００２１】 また、記憶部１が破壊されない限り、データの書直し、再検査は容易にできる 。

【００２２】

【考案の効果】

以上説明したように本考案は、セレクト信号が能動レベルとなる回数により、 外部と接続する第１データバスと記憶部と接続する第２のデータバスとの間の接 続を制御すると共に、記憶部への書込み制御信号（内部書込み信号）及び読出し 制御信号（内部読出し）を制御し、第１及び第２のデータバスのデータを比較し その結果を出力する構成とすることにより、第１及び第２のデータバス間が接続 されている状態では記憶部のデータを読出すことができないので記憶部のデータ の秘匿性を保つことができ、また、記憶部から読出されたデータと外部からのデ ータを比較しその比較結果を知ることができるので、容易に記憶部の検査を行う ことができる効果がある。

【図面の簡単な説明】

【図１】本考案の一実施例を示す回路図である。

【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。

【図３】従来の半導体集積回路を一例を示す回路図であ
る。

【図４】図３に示された半導体集積回路の動作を説明す
るための各部信号のタイミング図である。

【符号の説明】

１ 記憶部 ２ アドレスバス ３，３ａ，３ｂ データバス ４ 選択回路判定回路 ５ バス接続制御回路 ６ 比較回路 ７ ラッチ回路 ８ 出力回路 ９ 信号制御回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 セレクト信号が能動レベルになると活性
   化し内部書込み信号が能動レベルのときアドレス信号で
   指定されたアドレスにデータを書込み内部読出し信号が
   能動レベルのとき前記アドレス信号で指定されたアドレ
   スからデータを読出す記憶部と、この記憶部と接続しこ
   の記憶部へのデータ及びこの記憶部からのデータを伝達
   する第１のデータバスと、データ入出力端子と接続し前
   記記憶部への外部からのデータ及び前記記憶部からのデ
   ータを伝達する第２のデータバスと、前記セレクト信号
   が能動レベルとなる回数を判定しこの回数が予め設定さ
   れた第１の回数のときは第１のレベル、第２の回数のと
   きは第２のレベルとなる回数判定信号を出力する選択回
   数判定回路と、前記回数判定信号が第１のレベルのとき
   は前記第１のデータバスと第２のデータバスとを接続し
   第２のレベルのときは切離すバス接続制御回路と、前記
   第１のデータバスのデータと前記第２のデータバスのデ
   ータとを比較し一致したか否かを判定して比較判定信号
   を出力する比較回路と、前記比較判定信号を所定のタイ
   ミングでラッチし外部へ出力する比較判定信号出力回路
   と、前記回数判定信号が第１のレベルのとき書込み制御
   信号が能動レベルであれば前記内部書込み信号を能動レ
   ベルとし前記回数判定信号が第２のレベルのとき前記書
   込み制御信号が非能動レベルであれば前記内部読出し信
   号を能動レベルとする信号制御回路とを有することを特
   徴とする半導体集積回路。