JPH05335308A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05335308A JPH05335308A JP14384592A JP14384592A JPH05335308A JP H05335308 A JPH05335308 A JP H05335308A JP 14384592 A JP14384592 A JP 14384592A JP 14384592 A JP14384592 A JP 14384592A JP H05335308 A JPH05335308 A JP H05335308A
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- Japan
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- 238000005259 measurement Methods 0.000 claims description 4
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 16
- 229910052782 aluminium Inorganic materials 0.000 abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
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- 238000009413 insulation Methods 0.000 abstract 1
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Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】多層配線構造を有する半導体集積回路装置の下
層配線の信号解析をやり易くする。 【構成】半導体チップの最上層部に信号解析用の測定端
子１０を設けて、下層の第１アルミ配線７と電気的に接
続する。
層配線の信号解析をやり易くする。 【構成】半導体チップの最上層部に信号解析用の測定端
子１０を設けて、下層の第１アルミ配線７と電気的に接
続する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
する。
する。
【０００２】
【従来の技術】従来の半導体集積回路装置は、図３
（ａ），（ｂ）に示すように、Ｐ型シリコン基板１に形
成したＮ型ウェル２内にゲート電極３に整合させたＰ+
型拡散層５を設け、Ｎ型ウェル２以外の領域にゲート電
極４に整合させたＮ+ 型拡散層６を設けてＣＭＯＳトラ
ンジスタを構成し、これらのＣＭＯＳトランジスタに接
続した第１層のアルミニウム配線（以下第１アルミ配線
と記す）７及び第２層のアルミニウム配線（以下第２ア
ルミ配線と記す）８により、半導体チップ上に構成した
ファンクションブロックやマクロ（以下機能ブロックと
記す）１１間を互に接続して構成される。
（ａ），（ｂ）に示すように、Ｐ型シリコン基板１に形
成したＮ型ウェル２内にゲート電極３に整合させたＰ+
型拡散層５を設け、Ｎ型ウェル２以外の領域にゲート電
極４に整合させたＮ+ 型拡散層６を設けてＣＭＯＳトラ
ンジスタを構成し、これらのＣＭＯＳトランジスタに接
続した第１層のアルミニウム配線（以下第１アルミ配線
と記す）７及び第２層のアルミニウム配線（以下第２ア
ルミ配線と記す）８により、半導体チップ上に構成した
ファンクションブロックやマクロ（以下機能ブロックと
記す）１１間を互に接続して構成される。
【０００３】
【発明が解決しようとする課題】この従来の半導体集積
回路装置は、半導体チップ上に搭載する回路の大規模化
や高集積化に伴い配線数や、配線層が増大し、機能ブロ
ックに接続している下層配線の結線部分や機能ブロック
の信号解析などを行うことが困難であるという問題点が
あった。
回路装置は、半導体チップ上に搭載する回路の大規模化
や高集積化に伴い配線数や、配線層が増大し、機能ブロ
ックに接続している下層配線の結線部分や機能ブロック
の信号解析などを行うことが困難であるという問題点が
あった。
【０００４】
【課題を解決するための手段】本発明の半導体集積回路
装置は、多層配線を有する半導体集積回路装置におい
て、前記多層配線の最上層に形成し且つ下層配線と電気
的に接続した測定端子を備えている。
装置は、多層配線を有する半導体集積回路装置におい
て、前記多層配線の最上層に形成し且つ下層配線と電気
的に接続した測定端子を備えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１（ａ），（ｂ）は本発明の第１の実施
例を説明するための断面図及びレイアウト図である。
例を説明するための断面図及びレイアウト図である。
【０００７】図１（ａ），（ｂ）に示すように、Ｐ型シ
リコン基板１に設けたＮ型ウェル２と、Ｎ型ウェル２の
領域上及びＮ型ウェル２以外の領域上のそれぞれに設け
たゲート電極３，４と、ゲート電極３，４のそれぞれに
整合してＮ型ウェル２に設けたＰ+ 型拡散層５及びＮ型
ウェル２以外の領域に設けたＮ+ 型拡散層６によりＰチ
ャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトラン
ジスタを構成し、これらのＭＯＳトラジスタを接続して
機能ブロック１１間相互を接続する第１アルミ配線７及
び第２アルミ配線８と、第１アルミ配線７に接続して第
２配線層に設けた測定端子１０と、第１アルミ配線７と
第２アルミ配線８の間に介在させた層間絶縁膜９及び最
上層に設けた保護膜１２とを有して構成される。
リコン基板１に設けたＮ型ウェル２と、Ｎ型ウェル２の
領域上及びＮ型ウェル２以外の領域上のそれぞれに設け
たゲート電極３，４と、ゲート電極３，４のそれぞれに
整合してＮ型ウェル２に設けたＰ+ 型拡散層５及びＮ型
ウェル２以外の領域に設けたＮ+ 型拡散層６によりＰチ
ャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトラン
ジスタを構成し、これらのＭＯＳトラジスタを接続して
機能ブロック１１間相互を接続する第１アルミ配線７及
び第２アルミ配線８と、第１アルミ配線７に接続して第
２配線層に設けた測定端子１０と、第１アルミ配線７と
第２アルミ配線８の間に介在させた層間絶縁膜９及び最
上層に設けた保護膜１２とを有して構成される。
【０００８】ここで、第２配線層に設けた測定端子１０
により機能ブロック１１あるいは第１アルミ配線７の一
部が第２配線層に引出され、機能ブロック１１や第１ア
ルミ配線７の信号解析を容易に行うことができる。
により機能ブロック１１あるいは第１アルミ配線７の一
部が第２配線層に引出され、機能ブロック１１や第１ア
ルミ配線７の信号解析を容易に行うことができる。
【０００９】この測定端子１０は半導体チップ内の全て
の機能ブロック１１部分に接続しておく必要はなく、ク
リティカルパス部分など故障発生率が高いと考えられる
部分だけでよい。
の機能ブロック１１部分に接続しておく必要はなく、ク
リティカルパス部分など故障発生率が高いと考えられる
部分だけでよい。
【００１０】この実施例では２層配線構造の例を上げた
が、３層以上の配線構造を有する半導体チップに関して
も最上層の配線層に測定端子を付加し、これを機能ブロ
ック１１等の所定の部分に接続することにより同様の効
果を得ることができる。
が、３層以上の配線構造を有する半導体チップに関して
も最上層の配線層に測定端子を付加し、これを機能ブロ
ック１１等の所定の部分に接続することにより同様の効
果を得ることができる。
【００１１】図２（ａ），（ｂ）は本発明の第２の実施
例を説明するための断面図及びレイアウト図である。
例を説明するための断面図及びレイアウト図である。
【００１２】図２（ａ），（ｂ）に示すように、最上配
線層の上にさらにボンディングパッドの様に規則的に配
置した測定端子１０を設けて第１アルミ配線７に接続し
た以外は第１の実施例と同様の構成を有しており、信号
解析用の測定端子１０が規則的に配置されているため、
測定端子１０とその接続箇所の対応を明確にしておくこ
とにより、複雑な配線群の中から解析箇所を探す必要が
なく、容易に信号解析を行うことが可能である。
線層の上にさらにボンディングパッドの様に規則的に配
置した測定端子１０を設けて第１アルミ配線７に接続し
た以外は第１の実施例と同様の構成を有しており、信号
解析用の測定端子１０が規則的に配置されているため、
測定端子１０とその接続箇所の対応を明確にしておくこ
とにより、複雑な配線群の中から解析箇所を探す必要が
なく、容易に信号解析を行うことが可能である。
【００１３】
【発明の効果】以上説明したように本発明は、配線部分
や機能ブロックなどの特定部分に接続した測定端子を半
導体チップの最上層部に設けることにより、半導体チッ
プの特定部分の信号解析を容易に行えるという効果を有
する。
や機能ブロックなどの特定部分に接続した測定端子を半
導体チップの最上層部に設けることにより、半導体チッ
プの特定部分の信号解析を容易に行えるという効果を有
する。
【００１４】また、半導体チップ上層部に付加した測定
端子は全ての機能ブロック部分に接続する必要はなく、
クリティカルパス部分などの故障発生率が高いと考えら
れる部分に接続するだけでもよい。従って、適切な接続
箇所を選択することにより、機能ブロック等の配置や配
線等に悪影響を及ぼすことはない。
端子は全ての機能ブロック部分に接続する必要はなく、
クリティカルパス部分などの故障発生率が高いと考えら
れる部分に接続するだけでもよい。従って、適切な接続
箇所を選択することにより、機能ブロック等の配置や配
線等に悪影響を及ぼすことはない。
【図１】本発明の第１の実施例を説明するための断面図
及びレイアウト図。
及びレイアウト図。
【図２】本発明の第２の実施例を説明するための断面図
及びレイアウト図。
及びレイアウト図。
【図３】従来の半導体集積回路装置の一例を説明するた
めの断面図及びレイアウト図。
めの断面図及びレイアウト図。
１ Ｐ型シリコン基板 ２ Ｎ型ウェル ３，４ ゲート電極 ５ Ｐ+ 型拡散層 ６ Ｎ+ 型拡散層 ７ 第１アルミ配線 ８ 第２アルミ配線 ９ 層間絶縁膜 １０ 測定端子 １１ 機能ブロック
Claims (1)
- 【請求項１】 多層配線を有する半導体集積回路装置に
おいて、前記多層配線の最上層に形成し且つ下層配線と
電気的に接続した測定端子を備えたことを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14384592A JPH05335308A (ja) | 1992-06-04 | 1992-06-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14384592A JPH05335308A (ja) | 1992-06-04 | 1992-06-04 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335308A true JPH05335308A (ja) | 1993-12-17 |
Family
ID=15348292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14384592A Withdrawn JPH05335308A (ja) | 1992-06-04 | 1992-06-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335308A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559476B2 (en) * | 2001-06-26 | 2003-05-06 | United Microelectronics Corp. | Method and structure for measuring bridge induced by mask layout amendment |
| WO2004019407A1 (en) * | 2002-08-22 | 2004-03-04 | Advantest Corporation | Method of evaluating core based system-on-a-chip |
-
1992
- 1992-06-04 JP JP14384592A patent/JPH05335308A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559476B2 (en) * | 2001-06-26 | 2003-05-06 | United Microelectronics Corp. | Method and structure for measuring bridge induced by mask layout amendment |
| WO2004019407A1 (en) * | 2002-08-22 | 2004-03-04 | Advantest Corporation | Method of evaluating core based system-on-a-chip |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |