JPH04319751A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPH04319751A JPH04319751A JP3112298A JP11229891A JPH04319751A JP H04319751 A JPH04319751 A JP H04319751A JP 3112298 A JP3112298 A JP 3112298A JP 11229891 A JP11229891 A JP 11229891A JP H04319751 A JPH04319751 A JP H04319751A
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- JP
- Japan
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- memory
- module
- parity
- modules
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- Pending
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、パリティチェック機能
を有するメモリ制御方式に関し、特に複数のメモリモジ
ュールを有するメモリ回路において、パリティデータ用
パリティモジュールの数を少なくすることのできるメモ
リ制御方式に関する。
を有するメモリ制御方式に関し、特に複数のメモリモジ
ュールを有するメモリ回路において、パリティデータ用
パリティモジュールの数を少なくすることのできるメモ
リ制御方式に関する。
【０００２】
【従来の技術】従来、この種のメモリ制御方式は、図３
に示すように、２５６ｋ×４ビットのメモリチップ８個
で構成されたメモリモジュール１，２，３，４と、２５
６ｋ×１ビットのメモリチップ４個で構成されたパリテ
ィモジュール２２，２３，２４，２５と、マルチプレク
サ１３と、デコーダ１５と、ＯＲゲート９，１０，１１
，１２とを備え、メモリモジュール１，２，３，４とパ
リティモジュール２２，２３，２４，２５とは対を成し
ていた。
に示すように、２５６ｋ×４ビットのメモリチップ８個
で構成されたメモリモジュール１，２，３，４と、２５
６ｋ×１ビットのメモリチップ４個で構成されたパリテ
ィモジュール２２，２３，２４，２５と、マルチプレク
サ１３と、デコーダ１５と、ＯＲゲート９，１０，１１
，１２とを備え、メモリモジュール１，２，３，４とパ
リティモジュール２２，２３，２４，２５とは対を成し
ていた。
【０００３】
【発明が解決しようとする課題】上述した従来のメモリ
制御方式は、メモリモジュール１個に対して１個のパリ
ティモジュールが必要となるので、パリティチェックに
使用するメモリチップの数量が多くなり、小型化に適さ
ないという欠点がある。
制御方式は、メモリモジュール１個に対して１個のパリ
ティモジュールが必要となるので、パリティチェックに
使用するメモリチップの数量が多くなり、小型化に適さ
ないという欠点がある。
【０００４】本発明の目的は、１個のパリティモジュー
ルを複数個のメモリモジュールで共有することにより、
メモリチップの個数を減らし、小型化、省スペース化を
図ることのできるメモリ制御方式を提供することにある
。
ルを複数個のメモリモジュールで共有することにより、
メモリチップの個数を減らし、小型化、省スペース化を
図ることのできるメモリ制御方式を提供することにある
。
【０００５】
【課題を解決するための手段】本発明は、パリティチェ
ックを行うメモリ制御方式において、メモリモジュール
と、前記メモリモジュール４個に対して、前記メモリモ
ジュール４個のパリティデータを記憶する１個のパリテ
ィモジュールとを備えることを特徴としている。
ックを行うメモリ制御方式において、メモリモジュール
と、前記メモリモジュール４個に対して、前記メモリモ
ジュール４個のパリティデータを記憶する１個のパリテ
ィモジュールとを備えることを特徴としている。
【０００６】また、本発明によれば、前記メモリモジュ
ールとパリティモジュールの、上位１ビットをのぞいた
ロウアドレスとカラムアドレスとを切り替えるマルチプ
レクサと、前記パリティモジュールの上位１６ビットの
ロウアドレスとカラムアドレスとを切り替えるマルチプ
レクサと、前記メモリモジュールへのアクセスを切り替
えるイネーブル信号を生成するデコーダとを備えるのが
好適である。
ールとパリティモジュールの、上位１ビットをのぞいた
ロウアドレスとカラムアドレスとを切り替えるマルチプ
レクサと、前記パリティモジュールの上位１６ビットの
ロウアドレスとカラムアドレスとを切り替えるマルチプ
レクサと、前記メモリモジュールへのアクセスを切り替
えるイネーブル信号を生成するデコーダとを備えるのが
好適である。
【０００７】さらに、本発明によれば、前記メモリモジ
ュールを、４ビットのデータ入出力を持つ記憶容量ｘビ
ットのメモリチップ２×ｙ個（ｙ≧１の整数）で構成さ
れたメモリモジュールとし、前記パリティモジュールが
、１ビットのデータ入出力を持つ記憶容量ｘビットのメ
モリチップｙ個で構成されたパリティモジュールとする
のが望ましい。
ュールを、４ビットのデータ入出力を持つ記憶容量ｘビ
ットのメモリチップ２×ｙ個（ｙ≧１の整数）で構成さ
れたメモリモジュールとし、前記パリティモジュールが
、１ビットのデータ入出力を持つ記憶容量ｘビットのメ
モリチップｙ個で構成されたパリティモジュールとする
のが望ましい。
【０００８】
【実施例】次に、本発明の実施例について、図面を参照
して説明する．図１は本発明の一実施例を示すブロック
図である。本実施例は、メモリモジュール１，２，３，
４と、パリティモジュール５と、マルチプレクサ１３，
１４と、デコーダ１５と、ＯＲゲート９，１０，１１，
１２とから構成されている。
して説明する．図１は本発明の一実施例を示すブロック
図である。本実施例は、メモリモジュール１，２，３，
４と、パリティモジュール５と、マルチプレクサ１３，
１４と、デコーダ１５と、ＯＲゲート９，１０，１１，
１２とから構成されている。
【０００９】メモリモジュール１，２，３，４は、２５
６ｋ×４ビットのメモリチップ８個から成る３２ビット
データ幅を持つモジュールであり、パリティモジュール
５は、１Ｍ×１ビットのメモリチップ４個から成る４ビ
ットデータ幅を持つモジュールである。マルチプレクサ
１３は、アドレス信号ＭＡ２〜ＭＡ２０とＳＥＬ信号８
を入力とし、メモリモジュール１，２，３，４およびパ
リティモジュール５へメモリアドレス信号Ａ０〜Ａ８を
出力している。マルチプレクサ１４は、アドレス信号Ｍ
Ａ２１，ＭＡ２２とＳＥＬ信号８を入力とし、パリティ
モジュール５ヘメモリアドレス信号Ａ９を出力している
。デコーダ１５は、アドレス信号ＭＡ２１，ＭＡ２２を
入力とし、メモリイネーブル信号１８，１９，２０，２
１をＯＲゲート９，１０，１１，１２へ出力している。 ＲＡＳ信号１６は、ＯＲゲート９，１０，１１，１２と
パリティモジュール５ヘ出力され、ＯＲゲート９，１０
，１１，１２はＲＡＳ信号１６とメモリイネーブル信号
１８，１９，２０，２１とのＯＲをとり、メモリモジュ
ール１，２，３，４へ出力している。また、メモリ制御
信号（ＣＡＳ，ＷＥ）１７は、メモリモジュール１，２
，３，４とパリティモジュール５ヘ出力されている。
６ｋ×４ビットのメモリチップ８個から成る３２ビット
データ幅を持つモジュールであり、パリティモジュール
５は、１Ｍ×１ビットのメモリチップ４個から成る４ビ
ットデータ幅を持つモジュールである。マルチプレクサ
１３は、アドレス信号ＭＡ２〜ＭＡ２０とＳＥＬ信号８
を入力とし、メモリモジュール１，２，３，４およびパ
リティモジュール５へメモリアドレス信号Ａ０〜Ａ８を
出力している。マルチプレクサ１４は、アドレス信号Ｍ
Ａ２１，ＭＡ２２とＳＥＬ信号８を入力とし、パリティ
モジュール５ヘメモリアドレス信号Ａ９を出力している
。デコーダ１５は、アドレス信号ＭＡ２１，ＭＡ２２を
入力とし、メモリイネーブル信号１８，１９，２０，２
１をＯＲゲート９，１０，１１，１２へ出力している。 ＲＡＳ信号１６は、ＯＲゲート９，１０，１１，１２と
パリティモジュール５ヘ出力され、ＯＲゲート９，１０
，１１，１２はＲＡＳ信号１６とメモリイネーブル信号
１８，１９，２０，２１とのＯＲをとり、メモリモジュ
ール１，２，３，４へ出力している。また、メモリ制御
信号（ＣＡＳ，ＷＥ）１７は、メモリモジュール１，２
，３，４とパリティモジュール５ヘ出力されている。
【００１０】次に、本実施例の動作について図１，図２
を用いて説明する。図２は、本実施例の動作を示すタイ
ミングチャートである。
を用いて説明する。図２は、本実施例の動作を示すタイ
ミングチャートである。
【００１１】アドレス信号ＭＡ２１，ＭＡ２２およびア
ドレス信号ＭＡ２〜ＭＡ２０がアサートされると、マル
チプレクサ１３からメモリモジュール１，２，３，４お
よびパリティモジュール５に対してメモリアドレス信号
Ａ０〜Ａ８が出力され、マルチプレクサ１４からパリテ
ィモジュール５に対してメモリアドレス信号Ａ９が出さ
れる。また、同時にデコーダ１５により、メモリイネー
ブル信号１８，１９，２０，２１のうち１本がアクティ
ブとなる。次に、ＲＡＳ信号１６がアクティブになると
、ＯＲゲート９，１０，１１，１２でメモリイネーブル
信号１８，１９，２０，２１とＲＡＳ信号１６をＯＲし
、メモリモジュール１，２，３，４のうち１個にメモリ
アクセスが開始され、同時にパリティモジュールにもメ
モリアクセスが開始される。ＲＡＳ信号１６がアクティ
ブになった後、十分な時間が経過すると、ＳＥＬ信号８
がアクティブとなり、マルチプレクサ１３から出力され
るメモリアドレス信号Ａ０〜Ａ８は、図２の矢印ａのよ
うに切り替えられ、マルチプレクサ１４から出力される
メモリアドレス信号Ａ９は、図２の矢印ｂのように切り
替えられる。ＳＥＬ信号８がアクティブになった後、メ
モリ制御信号（ＣＡＳ，ＷＥ）１７がアクティブになる
と、メモリチップ上のアドレスが確定する。この時、メ
モリアドレス信号Ａ９によりパリティモジュール５内の
メモリチップは４分割されているので、アクセスされて
いるメモリモジュール１，２，３，４に対応して、４つ
の領域のうち１つの領域がアクセスされる。
ドレス信号ＭＡ２〜ＭＡ２０がアサートされると、マル
チプレクサ１３からメモリモジュール１，２，３，４お
よびパリティモジュール５に対してメモリアドレス信号
Ａ０〜Ａ８が出力され、マルチプレクサ１４からパリテ
ィモジュール５に対してメモリアドレス信号Ａ９が出さ
れる。また、同時にデコーダ１５により、メモリイネー
ブル信号１８，１９，２０，２１のうち１本がアクティ
ブとなる。次に、ＲＡＳ信号１６がアクティブになると
、ＯＲゲート９，１０，１１，１２でメモリイネーブル
信号１８，１９，２０，２１とＲＡＳ信号１６をＯＲし
、メモリモジュール１，２，３，４のうち１個にメモリ
アクセスが開始され、同時にパリティモジュールにもメ
モリアクセスが開始される。ＲＡＳ信号１６がアクティ
ブになった後、十分な時間が経過すると、ＳＥＬ信号８
がアクティブとなり、マルチプレクサ１３から出力され
るメモリアドレス信号Ａ０〜Ａ８は、図２の矢印ａのよ
うに切り替えられ、マルチプレクサ１４から出力される
メモリアドレス信号Ａ９は、図２の矢印ｂのように切り
替えられる。ＳＥＬ信号８がアクティブになった後、メ
モリ制御信号（ＣＡＳ，ＷＥ）１７がアクティブになる
と、メモリチップ上のアドレスが確定する。この時、メ
モリアドレス信号Ａ９によりパリティモジュール５内の
メモリチップは４分割されているので、アクセスされて
いるメモリモジュール１，２，３，４に対応して、４つ
の領域のうち１つの領域がアクセスされる。
【００１２】このように、本実施例は、メモリモジュー
ル４個に対して１個のパリティモジュールによりパリテ
ィチェックを行うメモリ回路を構成することができる。
ル４個に対して１個のパリティモジュールによりパリテ
ィチェックを行うメモリ回路を構成することができる。
【００１３】
【発明の効果】以上説明したように、本発明は、パリテ
ィチェックを行うメモリ回路において、１個のパリティ
モジュールを４個のメモリモジュールで共有することに
より、メモリチップの個数を減らすことができるため、
小型化、省スペース化を図ることができる効果がある。
ィチェックを行うメモリ回路において、１個のパリティ
モジュールを４個のメモリモジュールで共有することに
より、メモリチップの個数を減らすことができるため、
小型化、省スペース化を図ることができる効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例の動作を示すタイミングチャートであ
る。
る。
【図３】従来のメモリ制御方式を示すブロック図である
。
。
１，２，３，４ メモリモジュール
５ パリティモジュール
６ ３２ビットメモリデータ
７ ４ビットパリティデータ
８ メモリアドレス切り替え信号（ＳＥＬ）９，１０
，１１，１２ ＯＲゲート １３，１４ マルチプレクサ １５ デコーダ
，１１，１２ ＯＲゲート １３，１４ マルチプレクサ １５ デコーダ
Claims (3)
- 【請求項１】パリティチェックを行うメモリ制御方式に
おいて、メモリモジュールと、前記メモリモジュール４
個に対して、前記メモリモジュール４個のパリティデー
タを記憶する１個のパリティモジュールとを備えること
を特徴とするメモリ制御方式。 - 【請求項２】前記メモリモジュールとパリティモジュー
ルの、上位１ビットをのぞいたロウアドレスとカラムア
ドレスとを切り替えるマルチプレクサと、前記パリティ
モジュールの上位１６ビットのロウアドレスとカラムア
ドレスとを切り替えるマルチプレクサと、前記メモリモ
ジュールへのアクセスを切り替えるイネーブル信号を生
成するデコーダとを備える請求項１記載のメモリ制御方
式。 - 【請求項３】前記メモリモジュールを、４ビットのデー
タ入出力を持つ記憶容量ｘビットのメモリチップ２×ｙ
個（ｙ≧１の整数）で構成されたメモリモジュールとし
、前記パリティモジュールが、１ビットのデータ入出力
を持つ記憶容量ｘビットのメモリチップｙ個で構成され
たパリティモジュールとした請求項２記載のメモリ制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112298A JPH04319751A (ja) | 1991-04-18 | 1991-04-18 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112298A JPH04319751A (ja) | 1991-04-18 | 1991-04-18 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04319751A true JPH04319751A (ja) | 1992-11-10 |
Family
ID=14583182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3112298A Pending JPH04319751A (ja) | 1991-04-18 | 1991-04-18 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04319751A (ja) |
-
1991
- 1991-04-18 JP JP3112298A patent/JPH04319751A/ja active Pending
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