JPH0524658B2 - - Google Patents
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- Publication number
- JPH0524658B2 JPH0524658B2 JP58112843A JP11284383A JPH0524658B2 JP H0524658 B2 JPH0524658 B2 JP H0524658B2 JP 58112843 A JP58112843 A JP 58112843A JP 11284383 A JP11284383 A JP 11284383A JP H0524658 B2 JPH0524658 B2 JP H0524658B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- opening
- insulating film
- conductive layer
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体製造技術に係わり、特に電気
的接続をとるためのコンタクトホール形成方法の
改良に関する。
的接続をとるためのコンタクトホール形成方法の
改良に関する。
近年、半導体装置の小形化及び高集積化がはか
られ、いわゆる集積回路（IC）、大規模集積回路
（LSI）、さらには超LSIが試作開発されるに至つ
ている。半導体装置、特に集積回路の集積密度を
向上させるためには、その回路を構成する素子の
寸法を益々小さくしていく必要がある。このた
め、微細加工技術の進歩にはめざましいものがあ
り、ステツプアンドリピート方式の縮小露光、さ
らには電子線露光方式やＸ線露光方式等の開発が
進んでいる。
られ、いわゆる集積回路（IC）、大規模集積回路
（LSI）、さらには超LSIが試作開発されるに至つ
ている。半導体装置、特に集積回路の集積密度を
向上させるためには、その回路を構成する素子の
寸法を益々小さくしていく必要がある。このた
め、微細加工技術の進歩にはめざましいものがあ
り、ステツプアンドリピート方式の縮小露光、さ
らには電子線露光方式やＸ線露光方式等の開発が
進んでいる。
しかしながら、微細なパターンを正確に形成
し、これを半導体素子構造に置き換えていくこと
は容易ではなく、種々の解決すべき問題が残つて
いる。一例として加工寸法の縮小は、その精度及
び信頼性の意味において重大な困難をもたらして
おり、特に微細な開孔パターン（コンタクトホー
ル）の形成はその形状かいつても最も困難なもの
とされている。すなわち、線幅１〔μｍ〕程度の
溝パターンを解像可能な10：１縮小投影型露光装
置を用いたとしても、装置限界のパターンの解像
は実用上困難であり、特に１回の露光面積を10
〔mm〕×10〔mm〕程度とした場合には露光領域周辺
部における解像度の低下が激しく、実用上使用可
能な開口パターンは大きくなよてしまう。
し、これを半導体素子構造に置き換えていくこと
は容易ではなく、種々の解決すべき問題が残つて
いる。一例として加工寸法の縮小は、その精度及
び信頼性の意味において重大な困難をもたらして
おり、特に微細な開孔パターン（コンタクトホー
ル）の形成はその形状かいつても最も困難なもの
とされている。すなわち、線幅１〔μｍ〕程度の
溝パターンを解像可能な10：１縮小投影型露光装
置を用いたとしても、装置限界のパターンの解像
は実用上困難であり、特に１回の露光面積を10
〔mm〕×10〔mm〕程度とした場合には露光領域周辺
部における解像度の低下が激しく、実用上使用可
能な開口パターンは大きくなよてしまう。
これに対してコンタクト面積を（Photo
Engraving Process）工程で形成したものから減
少させる方法として次のものが知られている。
Engraving Process）工程で形成したものから減
少させる方法として次のものが知られている。
第１図はその方法を示す断面図である。即ち、
半導体基板表面に絶縁層を設け、これを穴開けし
て不純物をイオン注入して逆導電型層を形成す
る。しかる後アニールと同時に基板表面に薄く熱
酸化膜を形成し、全体に多結晶シリコンを堆積し
てイオンエツチングし、開孔の内側にこれを残置
し、アルミニウム配線を設けるものである。
半導体基板表面に絶縁層を設け、これを穴開けし
て不純物をイオン注入して逆導電型層を形成す
る。しかる後アニールと同時に基板表面に薄く熱
酸化膜を形成し、全体に多結晶シリコンを堆積し
てイオンエツチングし、開孔の内側にこれを残置
し、アルミニウム配線を設けるものである。
しかしながらこの方法には次の様な問題があ
る。
る。
第１にこの方法をMOS型トランジスタのゲー
トやソース、ドレインコンタクトに適用した場
合、マスク合わせずれにより第１の開孔がゲート
境界を含むようになると前記熱酸化を施しても酸
化速度の相異によりゲート上に存在する絶縁膜端
部、ゲート絶縁膜部でくびれた絶縁膜となるのみ
で多結晶シリコンを介してここでリークし易い。
トやソース、ドレインコンタクトに適用した場
合、マスク合わせずれにより第１の開孔がゲート
境界を含むようになると前記熱酸化を施しても酸
化速度の相異によりゲート上に存在する絶縁膜端
部、ゲート絶縁膜部でくびれた絶縁膜となるのみ
で多結晶シリコンを介してここでリークし易い。
又、多結晶シリコンを残しておくことによりゲ
ートと、ソース、ドレイン電極間に寄生容量が発
生し、素子特性が低下するという問題がある。従
つて自己整合膜は絶縁膜とする事が望ましい。
ートと、ソース、ドレイン電極間に寄生容量が発
生し、素子特性が低下するという問題がある。従
つて自己整合膜は絶縁膜とする事が望ましい。
又、第２にコンタクト抵抗ρcが著しく増加して
しまい、動作速度が低下する事である。例えば、
開孔が1μｍ口であればρcは50Ω・cm2程度にすぎな
いが、自己整合膜によつて0.4μｍ口程度になると
一挙に300Ω・cm2に増加してしまう。
しまい、動作速度が低下する事である。例えば、
開孔が1μｍ口であればρcは50Ω・cm2程度にすぎな
いが、自己整合膜によつて0.4μｍ口程度になると
一挙に300Ω・cm2に増加してしまう。
本発明の第１の目的は、セルフアラインコンタ
クトを用いる際の歩留り、素子特性の向上を図る
ことができる半導体装置の製造方法を提供する事
を目的とする。
クトを用いる際の歩留り、素子特性の向上を図る
ことができる半導体装置の製造方法を提供する事
を目的とする。
又、本発明の第２の目的は、セルフアラインコ
ンタクトのコンタクト抵抗を大幅に低下させる事
ができる半導体装置の製造方法を提供する事を目
的とする。
ンタクトのコンタクト抵抗を大幅に低下させる事
ができる半導体装置の製造方法を提供する事を目
的とする。
本発明は、リングラフイによつて開けた開孔下
に予め金属膜をその端部がフイールド絶縁領域上
に延在するまで選択成長させておき、しかる後、
多結晶シリコンに代えて絶縁膜をその内周に異方
性エツチングで残置するようにした事を骨子とす
る。
に予め金属膜をその端部がフイールド絶縁領域上
に延在するまで選択成長させておき、しかる後、
多結晶シリコンに代えて絶縁膜をその内周に異方
性エツチングで残置するようにした事を骨子とす
る。
本発明によれば絶縁膜をコンタクト内周に埋め
込むようにしたので、そのマスク合わせがずれて
も隣接するゲートト等導体パターンとのリークが
生ずる事もなくなり、またその結合容量の発生も
防止する事ができる。
込むようにしたので、そのマスク合わせがずれて
も隣接するゲートト等導体パターンとのリークが
生ずる事もなくなり、またその結合容量の発生も
防止する事ができる。
又、コンタクト部においては金属−金属コンタ
クトとなるのでコンタクト抵抗が大幅に低減化さ
れ高動作速度が得られる様になる。さらにまた、
半導体基板に形成した第１の導電層の表面に金属
膜を、その端部がフイールド絶縁領域上に延在す
るまで形成膜厚を増して選択成長させるので、第
１の絶縁層の前記コンタクト部がマスク合わせず
れして形成されてしまう場合でも、該コンタクト
部をエツチングにより形成したり該コンタクト部
内周に異方性エツツチングにより第２の絶縁層を
残置させる際に、前記フイールド絶縁領域がエツ
チングされることを防止することができ、このエ
ツチングによる前記フイールド絶縁領域の素子分
離能力の低下や前記半導体基板の接合端部の露出
を防止することが可能となる。
クトとなるのでコンタクト抵抗が大幅に低減化さ
れ高動作速度が得られる様になる。さらにまた、
半導体基板に形成した第１の導電層の表面に金属
膜を、その端部がフイールド絶縁領域上に延在す
るまで形成膜厚を増して選択成長させるので、第
１の絶縁層の前記コンタクト部がマスク合わせず
れして形成されてしまう場合でも、該コンタクト
部をエツチングにより形成したり該コンタクト部
内周に異方性エツツチングにより第２の絶縁層を
残置させる際に、前記フイールド絶縁領域がエツ
チングされることを防止することができ、このエ
ツチングによる前記フイールド絶縁領域の素子分
離能力の低下や前記半導体基板の接合端部の露出
を防止することが可能となる。
第２図ａ〜ｄは本発明の一実施例に係わる
MOS型トランジスタ製造工程を示す断面図であ
る。
MOS型トランジスタ製造工程を示す断面図であ
る。
まず、第２図ａに示す如く比抵抗５〜50〔Ω−
cm〕のＰ型（100）シリコン基板１を用意し、こ
の基板１の素子分離領域に絶縁膜２を埋め込み形
成した後、MOSFETの絶縁膜を介して、ゲート
電極（図示せず）を形成し、ついで拡散層３をイ
オン注入法により形成した。
cm〕のＰ型（100）シリコン基板１を用意し、こ
の基板１の素子分離領域に絶縁膜２を埋め込み形
成した後、MOSFETの絶縁膜を介して、ゲート
電極（図示せず）を形成し、ついで拡散層３をイ
オン注入法により形成した。
次に、第２図ａの後に第２図ｂに示す如く、
WF6ガスを主成分とする気相成長法200〜500
〔℃〕でＷをSi上に選択的に形成する。その場合
第２図ａの工程後、絶縁膜を薄く堆積した後、異
方性ドライエツチングを行ない自己整合的にゲー
ト側壁を覆つておく。選択成長の際、膜厚が薄け
れば拡散層の上のみにＷ膜が形成されるがＷ形成
膜膜厚を増すと酸化膜上にもＷ膜が第２図ｂの如
くのびてくる。続いて第２図ｃに示す如く上記試
料の上面にシリコン酸化膜５を5000〔Å〕低温気
相成長技術を用いて形成した後、この上にレジス
ト６の。この開孔パターンの寸法は必要とするコ
ンタクトホールの寸法より0.6μｍ程度大きい径と
した。続いて、上記レジスト６をマスクとして用
い、シリコン酸化膜５を選択エツチングし該膜５
に開孔を形成した。この時のエツチング技術とし
ては、サイドエツチングの少ない異方性ドライエ
ツチングを用いた。
WF6ガスを主成分とする気相成長法200〜500
〔℃〕でＷをSi上に選択的に形成する。その場合
第２図ａの工程後、絶縁膜を薄く堆積した後、異
方性ドライエツチングを行ない自己整合的にゲー
ト側壁を覆つておく。選択成長の際、膜厚が薄け
れば拡散層の上のみにＷ膜が形成されるがＷ形成
膜膜厚を増すと酸化膜上にもＷ膜が第２図ｂの如
くのびてくる。続いて第２図ｃに示す如く上記試
料の上面にシリコン酸化膜５を5000〔Å〕低温気
相成長技術を用いて形成した後、この上にレジス
ト６の。この開孔パターンの寸法は必要とするコ
ンタクトホールの寸法より0.6μｍ程度大きい径と
した。続いて、上記レジスト６をマスクとして用
い、シリコン酸化膜５を選択エツチングし該膜５
に開孔を形成した。この時のエツチング技術とし
ては、サイドエツチングの少ない異方性ドライエ
ツチングを用いた。
ここで、第３図に示す如く開孔パターン１４が
フイールド上にかかつてもＷ膜４′をのばして形
成することが可能な為、下部のSiやシリコン酸化
膜５がエツチングされないのでコンタクト孔とフ
イールドの重ね合わせ余裕をさらに小さくでき素
子の微細化に有効である。しかも接合端部がエツ
チングで露出する事もない。次いで、レジスト６
を除去した後、試料上面にシリコン酸化膜（第２
の絶縁膜）を減圧気相成長法で3000オングストロ
ーム形成した。
フイールド上にかかつてもＷ膜４′をのばして形
成することが可能な為、下部のSiやシリコン酸化
膜５がエツチングされないのでコンタクト孔とフ
イールドの重ね合わせ余裕をさらに小さくでき素
子の微細化に有効である。しかも接合端部がエツ
チングで露出する事もない。次いで、レジスト６
を除去した後、試料上面にシリコン酸化膜（第２
の絶縁膜）を減圧気相成長法で3000オングストロ
ーム形成した。
次に、CF4とH2との混合ガスによるリアクテイ
ブイオンエツチチング法を用い、上記シリコン酸
化膜（第２の絶縁膜）をその膜厚相当分だけ全面
エツチングした。これにより、このシリコン酸化
膜を上記開孔の側壁にのみ残存させることがで
き、該シリコン酸化膜で囲まれる開孔の寸法を必
要とするコンタクトホール寸法と略等しくするこ
とができた。つまり、上記シリコン酸化膜（第２
の絶縁膜）を上記開孔の側壁に0.3μｍ幅程度残す
ことができ、シリコン酸化膜５に予め形成された
開孔の寸法を0.6μｍ程度小さくすることができ
た。
ブイオンエツチチング法を用い、上記シリコン酸
化膜（第２の絶縁膜）をその膜厚相当分だけ全面
エツチングした。これにより、このシリコン酸化
膜を上記開孔の側壁にのみ残存させることがで
き、該シリコン酸化膜で囲まれる開孔の寸法を必
要とするコンタクトホール寸法と略等しくするこ
とができた。つまり、上記シリコン酸化膜（第２
の絶縁膜）を上記開孔の側壁に0.3μｍ幅程度残す
ことができ、シリコン酸化膜５に予め形成された
開孔の寸法を0.6μｍ程度小さくすることができ
た。
なお、この後上記試料上にAl合金膜を被着し、
このAl合金膜をパターニングすることにより、
ＮチヤネルMOSトランジスタが形成されること
になる。なお本発明は上述した実施例に限定され
るものではない。例えば、第１の絶縁膜はシリコ
ン酸化膜に限るものではく、シリコン窒化膜その
他の絶縁膜で代替できる。同様に第２の絶縁膜と
してはシリコン窒化膜を用いてよいのは、勿論の
ことである。また、第２の導電膜はMo−Si膜、
Ｗ膜に限るものではなく、その他の高融点金属膜
やPt−Si膜でも代替できる。また、第１の絶縁膜
に形成する開孔の寸法は、所望するコンタクトホ
ール寸法及び第２の絶縁膜の残存幅等の条件に応
じて適宜定めればよい。
このAl合金膜をパターニングすることにより、
ＮチヤネルMOSトランジスタが形成されること
になる。なお本発明は上述した実施例に限定され
るものではない。例えば、第１の絶縁膜はシリコ
ン酸化膜に限るものではく、シリコン窒化膜その
他の絶縁膜で代替できる。同様に第２の絶縁膜と
してはシリコン窒化膜を用いてよいのは、勿論の
ことである。また、第２の導電膜はMo−Si膜、
Ｗ膜に限るものではなく、その他の高融点金属膜
やPt−Si膜でも代替できる。また、第１の絶縁膜
に形成する開孔の寸法は、所望するコンタクトホ
ール寸法及び第２の絶縁膜の残存幅等の条件に応
じて適宜定めればよい。
以上、本発明は、その要旨を逸脱しない範囲
で、種々変形して実施することができる。
で、種々変形して実施することができる。
第１図は従来例を説明する断面図、第２図ａ〜
ｄは本発明の実施例に係わるMOSトランジスタ
製造工程を示す断面図、第３図は、本発明の実施
例を説明する平面図である。 図において、１…シリコン基板（半導体基板）、
３，３ａ，３ｂ…拡散層、４′…Ｗ膜（第２の導
電膜）、５…シリコン酸化膜（第１の絶縁膜）、６
…レジスト、１２，１３…Ａ配線膜、１４…開
孔パターン。
ｄは本発明の実施例に係わるMOSトランジスタ
製造工程を示す断面図、第３図は、本発明の実施
例を説明する平面図である。 図において、１…シリコン基板（半導体基板）、
３，３ａ，３ｂ…拡散層、４′…Ｗ膜（第２の導
電膜）、５…シリコン酸化膜（第１の絶縁膜）、６
…レジスト、１２，１３…Ａ配線膜、１４…開
孔パターン。
Claims (1)
- １ 半導体基板に第１の導電層及びこの導電層に
隣接するフイールド絶縁領域を形成する工程と、
前記第１の導電層の表面に金属膜を、その端部が
前記フイールド絶縁領域上に延在するまで選択成
長させる工程と、前記金属膜上に開孔部を有する
第１の絶縁層を形成する工程と、前記開孔部を覆
うように第２の絶縁層を被着し、全体を異方性エ
ツチングして前記第２の絶縁層を前記開孔部の内
周に残置させる工程と、この開孔部でコンタクト
する金属材料からなる第２の導電層を形成する工
程とを備えたことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112843A JPS605514A (ja) | 1983-06-24 | 1983-06-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112843A JPS605514A (ja) | 1983-06-24 | 1983-06-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS605514A JPS605514A (ja) | 1985-01-12 |
| JPH0524658B2 true JPH0524658B2 (ja) | 1993-04-08 |
Family
ID=14596917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58112843A Granted JPS605514A (ja) | 1983-06-24 | 1983-06-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605514A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63190357A (ja) * | 1987-02-02 | 1988-08-05 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPH02135584U (ja) * | 1989-04-17 | 1990-11-09 | ||
| JPH04127523A (ja) * | 1990-09-19 | 1992-04-28 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772321A (en) * | 1980-10-24 | 1982-05-06 | Toshiba Corp | Manufacture of seiconductor device |
| JPS5818965A (ja) * | 1981-07-28 | 1983-02-03 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-06-24 JP JP58112843A patent/JPS605514A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS605514A (ja) | 1985-01-12 |
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