JPH05347318A - 電荷転送装置 - Google Patents
電荷転送装置Info
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- JPH05347318A JPH05347318A JP4348236A JP34823692A JPH05347318A JP H05347318 A JPH05347318 A JP H05347318A JP 4348236 A JP4348236 A JP 4348236A JP 34823692 A JP34823692 A JP 34823692A JP H05347318 A JPH05347318 A JP H05347318A
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- reset
- reset gate
- charge transfer
- drain voltage
- drain
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/15—Charge-coupled device [CCD] image sensors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
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- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【目的】 不純物注入量の変動及びドレイン電圧の変動
に伴うリセットゲート下のポテンシャルのばらつきを低
減して、安定したリセット動作を行う。 【構成】 リセットゲートＲＧを、チャネル領域のキャ
リア濃度が１０15〜５×１０16ｃｍ-3で規定されるＮチ
ャネルのディプレッション型ＭＯＳＦＥＴにて構成する
と共に、リセットゲートＲＧに供給されるリセットパル
スを発生する回路１１を以下のようにして構成する。ド
レイン電圧電源１２とトランジスタＴｒのドレインとを
接点ａを介して接続し、ドレイン電圧電源１２の正極と
接地間に２つの抵抗Ｒ１及びＲ２を直列に接続する。そ
して、各抵抗Ｒ１及びＲ２間の接点ｂとリセットゲート
ＲＧとを入力ライン１３を介して接続し、この入力ライ
ン１３に高抵抗Ｒｈを挿入する。更にクロックパルス入
力端子φｉｎと入力ライン１３間に、カップリングコン
デンサＣｃを接続する。
に伴うリセットゲート下のポテンシャルのばらつきを低
減して、安定したリセット動作を行う。 【構成】 リセットゲートＲＧを、チャネル領域のキャ
リア濃度が１０15〜５×１０16ｃｍ-3で規定されるＮチ
ャネルのディプレッション型ＭＯＳＦＥＴにて構成する
と共に、リセットゲートＲＧに供給されるリセットパル
スを発生する回路１１を以下のようにして構成する。ド
レイン電圧電源１２とトランジスタＴｒのドレインとを
接点ａを介して接続し、ドレイン電圧電源１２の正極と
接地間に２つの抵抗Ｒ１及びＲ２を直列に接続する。そ
して、各抵抗Ｒ１及びＲ２間の接点ｂとリセットゲート
ＲＧとを入力ライン１３を介して接続し、この入力ライ
ン１３に高抵抗Ｒｈを挿入する。更にクロックパルス入
力端子φｉｎと入力ライン１３間に、カップリングコン
デンサＣｃを接続する。
Description
【０００１】
【産業上の利用分野】本発明は、電荷転送装置、特にＣ
ＣＤで構成された電荷転送部からの信号電荷を出力電圧
に変換する、いわゆるフローティング・ディフュージョ
ン・アンプを有する電荷転送装置に関する。
ＣＤで構成された電荷転送部からの信号電荷を出力電圧
に変換する、いわゆるフローティング・ディフュージョ
ン・アンプを有する電荷転送装置に関する。
【０００２】
【従来の技術】従来のＣＣＤ固体撮像素子、特にその出
力部は、図１１に示すように、ＣＣＤで構成された電荷
転送部２１の次段に、出力ゲートＯＧを隔ててフローテ
ィング・ディフュージョンＦＤ、リセットゲートＲＧ及
びドレイン領域（以下、必要に応じてリセットドレイン
という。）ＲＤからなる放電用素子２２と、更にこの放
電用素子２２の後段に出力素子Ｑ１と負荷抵抗素子Ｑ２
からなる出力アンプ２３を具備して構成されている。
力部は、図１１に示すように、ＣＣＤで構成された電荷
転送部２１の次段に、出力ゲートＯＧを隔ててフローテ
ィング・ディフュージョンＦＤ、リセットゲートＲＧ及
びドレイン領域（以下、必要に応じてリセットドレイン
という。）ＲＤからなる放電用素子２２と、更にこの放
電用素子２２の後段に出力素子Ｑ１と負荷抵抗素子Ｑ２
からなる出力アンプ２３を具備して構成されている。
【０００３】そして、上記電荷転送部２１のうち、最終
段の転送電極ＴＧ下から転送される信号電荷を一旦フロ
ーティング・ディフュージョンＦＤに蓄積し、その蓄積
電荷に基づく電圧変化を後段の出力アンプ２３に供給す
ることにより、出力アンプ２３の出力端子φｏｕｔから
出力電圧Ｓとして取り出す。
段の転送電極ＴＧ下から転送される信号電荷を一旦フロ
ーティング・ディフュージョンＦＤに蓄積し、その蓄積
電荷に基づく電圧変化を後段の出力アンプ２３に供給す
ることにより、出力アンプ２３の出力端子φｏｕｔから
出力電圧Ｓとして取り出す。
【０００４】出力アンプ２３の出力端子φｏｕｔから出
力電圧Ｓを取り出した後は、リセットゲートＲＧにリセ
ットパルスＰｒを供給してフローティング・ディフュー
ジョンＦＤをドレイン電圧Ｖｄｄにリセットし、フロー
ティング・ディフュージョンＦＤに蓄積されていた電荷
をリセットドレインＲＤ側に掃き出す。
力電圧Ｓを取り出した後は、リセットゲートＲＧにリセ
ットパルスＰｒを供給してフローティング・ディフュー
ジョンＦＤをドレイン電圧Ｖｄｄにリセットし、フロー
ティング・ディフュージョンＦＤに蓄積されていた電荷
をリセットドレインＲＤ側に掃き出す。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
ＣＣＤ固体撮像素子においては、リセットゲートＲＧと
して、チャネル領域２４のキャリア濃度（ドナー不純物
濃度）が５×１０16ｃｍ -3を越えるディプレッション型
ＭＯＳＦＥＴを用いるようにしているため、ドナー不純
物の注入量の変動及びリセットドレインＲＤに供給され
るドレイン電圧Ｖｄｄの変動に対するリセットゲートＲ
Ｇ下のポテンシャルのばらつきが大きく、そのため、リ
セットゲートＲＧに供給されるリセットパルスＰｒの振
幅を大きくとって、リセットゲートＲＧの駆動範囲を広
くとったり、素子毎に、リセットパルスＰｒの低レベル
を指定する必要があった。
ＣＣＤ固体撮像素子においては、リセットゲートＲＧと
して、チャネル領域２４のキャリア濃度（ドナー不純物
濃度）が５×１０16ｃｍ -3を越えるディプレッション型
ＭＯＳＦＥＴを用いるようにしているため、ドナー不純
物の注入量の変動及びリセットドレインＲＤに供給され
るドレイン電圧Ｖｄｄの変動に対するリセットゲートＲ
Ｇ下のポテンシャルのばらつきが大きく、そのため、リ
セットゲートＲＧに供給されるリセットパルスＰｒの振
幅を大きくとって、リセットゲートＲＧの駆動範囲を広
くとったり、素子毎に、リセットパルスＰｒの低レベル
を指定する必要があった。
【０００６】一方、リセットゲートＲＧにエンハンス型
のＭＯＳＦＥＴを用いた場合は、チャネル領域２４にド
ナー不純物を注入する必要がないため、上記のようなリ
セットゲートＲＧ下におけるポテンシャルのばらつきは
小さくなる（この場合、ドレイン電圧Ｖｄｄの変動によ
るポテンシャルのばらつきのみが生じる）。しかし、リ
セットパルスＰｒの高レベルが上記ドレイン電圧Ｖｄｄ
よりも高くなるため、フローティング・ディフュージョ
ンＦＤ内の電荷及びドレイン領域ＲＤの電荷がリセット
ゲートＲＧ下に注入されてしまい、信頼性上の問題が生
じるという不都合がある。
のＭＯＳＦＥＴを用いた場合は、チャネル領域２４にド
ナー不純物を注入する必要がないため、上記のようなリ
セットゲートＲＧ下におけるポテンシャルのばらつきは
小さくなる（この場合、ドレイン電圧Ｖｄｄの変動によ
るポテンシャルのばらつきのみが生じる）。しかし、リ
セットパルスＰｒの高レベルが上記ドレイン電圧Ｖｄｄ
よりも高くなるため、フローティング・ディフュージョ
ンＦＤ内の電荷及びドレイン領域ＲＤの電荷がリセット
ゲートＲＧ下に注入されてしまい、信頼性上の問題が生
じるという不都合がある。
【０００７】本発明は、このような課題に鑑み成された
もので、その目的とするところは、不純物注入量の変動
及びドレイン電圧の変動に伴うリセットゲート下のポテ
ンシャルのばらつきを低減してリセットゲートの駆動範
囲の縮小化を図ることができ、安定したリセット動作を
行うことができる固体撮像素子を提供することにある。
もので、その目的とするところは、不純物注入量の変動
及びドレイン電圧の変動に伴うリセットゲート下のポテ
ンシャルのばらつきを低減してリセットゲートの駆動範
囲の縮小化を図ることができ、安定したリセット動作を
行うことができる固体撮像素子を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、電荷転送部１
の後段に、該電荷転送部１からの信号電荷を電圧変換す
る浮遊拡散層ＦＤとリセットパルスＰｒが供給されるリ
セットゲートＲＧと所定のドレイン電圧Ｖｄｄが印加さ
れるドレイン領域ＲＤからなる放電用素子３を有する電
荷転送装置において、ドレイン電圧Ｖｄｄを利用してリ
セットパルスＰｒを作成する形成回路１１を設けて構成
する。
の後段に、該電荷転送部１からの信号電荷を電圧変換す
る浮遊拡散層ＦＤとリセットパルスＰｒが供給されるリ
セットゲートＲＧと所定のドレイン電圧Ｖｄｄが印加さ
れるドレイン領域ＲＤからなる放電用素子３を有する電
荷転送装置において、ドレイン電圧Ｖｄｄを利用してリ
セットパルスＰｒを作成する形成回路１１を設けて構成
する。
【０００９】この場合、上記リセットゲートＲＧを、デ
ィプレッション型のＭＯＳＦＥＴにて構成する。また、
上記リセットゲートＲＧ下のチャネル領域７を、キャリ
ア濃度１０15〜５×１０16ｃｍ-3で規定されるＮ型の不
純物拡散領域にて形成して構成する。
ィプレッション型のＭＯＳＦＥＴにて構成する。また、
上記リセットゲートＲＧ下のチャネル領域７を、キャリ
ア濃度１０15〜５×１０16ｃｍ-3で規定されるＮ型の不
純物拡散領域にて形成して構成する。
【００１０】
【作用】上述の本発明の構成によれば、リセットゲート
ＲＧに供給されるリセットパルスＰｒをドレイン電圧Ｖ
ｄｄを利用して作成するようにしたので、ドレイン電圧
Ｖｄｄの変動を吸収することができ、ドレイン電圧Ｖｄ
ｄの変動によるリセットゲートＲＧ下のポテンシャルの
ばらつきを低減することができる。
ＲＧに供給されるリセットパルスＰｒをドレイン電圧Ｖ
ｄｄを利用して作成するようにしたので、ドレイン電圧
Ｖｄｄの変動を吸収することができ、ドレイン電圧Ｖｄ
ｄの変動によるリセットゲートＲＧ下のポテンシャルの
ばらつきを低減することができる。
【００１１】特に、リセットゲートＲＧをディプレッシ
ョン型のＭＯＳＦＥＴで構成し、リセットゲートＲＧ下
のチャネル領域７を、キャリア濃度１０15〜５×１０16
ｃｍ -3で規定されるＮ型の不純物拡散領域にて形成すれ
ば、従来の場合と比べ、不純物の注入量の変動を低減す
ることができ、不純物注入量の変動によるリセットゲー
トＲＧ下のポテンシャルのばらつきを低減することがで
きる。
ョン型のＭＯＳＦＥＴで構成し、リセットゲートＲＧ下
のチャネル領域７を、キャリア濃度１０15〜５×１０16
ｃｍ -3で規定されるＮ型の不純物拡散領域にて形成すれ
ば、従来の場合と比べ、不純物の注入量の変動を低減す
ることができ、不純物注入量の変動によるリセットゲー
トＲＧ下のポテンシャルのばらつきを低減することがで
きる。
【００１２】従って、上記構成を合わせ持たせることに
より、不純物注入量の変動及びドレイン電圧Ｖｄｄの変
動の両変動に伴うリセットゲートＲＧ下のポテンシャル
のばらつきを低減することができる。その結果、リセッ
トゲートＲＧの駆動範囲の縮小化を図ることができ、安
定したリセット動作を行うことができる。
より、不純物注入量の変動及びドレイン電圧Ｖｄｄの変
動の両変動に伴うリセットゲートＲＧ下のポテンシャル
のばらつきを低減することができる。その結果、リセッ
トゲートＲＧの駆動範囲の縮小化を図ることができ、安
定したリセット動作を行うことができる。
【００１３】
【実施例】以下、図１〜図１０を参照しながら本発明の
実施例を説明する。図１は、本実施例に係るＣＣＤ固体
撮像素子の要部（出力部分）を示す構成図である。
実施例を説明する。図１は、本実施例に係るＣＣＤ固体
撮像素子の要部（出力部分）を示す構成図である。
【００１４】このＣＣＤ固体撮像素子は、図示するよう
に、ＣＣＤで構成された電荷転送部（図示の例では水平
レジスタ）１からの信号電荷を出力電圧に変換する所謂
ＦＤＡ（フローティング・ディフュージョン・アンプ）
２を有する。
に、ＣＣＤで構成された電荷転送部（図示の例では水平
レジスタ）１からの信号電荷を出力電圧に変換する所謂
ＦＤＡ（フローティング・ディフュージョン・アンプ）
２を有する。
【００１５】即ち、電荷転送部１の次段に、出力ゲート
ＯＧを隔ててフローティング・ディフュージョンＦＤ、
リセットゲートＲＧ及びドレイン領域（以下、必要に応
じてリセットドレインという。）ＲＤからなる放電用素
子３を有し、更にこの放電用素子３の次段に少なくとも
出力素子Ｑ１及び負荷抵抗素子Ｑ２からなるソースフォ
ロア回路にて構成された出力アンプ４を具備して構成さ
れている。上記出力素子Ｑ１及び負荷抵抗素子Ｑ２は、
例えばＮチャネルのＭＯＳＦＥＴ（ＭＯＳ型電界効果ト
ランジスタ）で構成される。尚、図において、５はＰ型
のシリコン基板、６はゲート絶縁膜である。
ＯＧを隔ててフローティング・ディフュージョンＦＤ、
リセットゲートＲＧ及びドレイン領域（以下、必要に応
じてリセットドレインという。）ＲＤからなる放電用素
子３を有し、更にこの放電用素子３の次段に少なくとも
出力素子Ｑ１及び負荷抵抗素子Ｑ２からなるソースフォ
ロア回路にて構成された出力アンプ４を具備して構成さ
れている。上記出力素子Ｑ１及び負荷抵抗素子Ｑ２は、
例えばＮチャネルのＭＯＳＦＥＴ（ＭＯＳ型電界効果ト
ランジスタ）で構成される。尚、図において、５はＰ型
のシリコン基板、６はゲート絶縁膜である。
【００１６】電荷転送部１は、隣合う２枚の転送電極を
１組として、各組に互いに位相の異なる２相のクロック
パルスφ１及びφ２が印加されることによって、受光部
もしくは垂直レジスタからの信号電荷を順次フローティ
ング・ディフュージョンＦＤ側に転送する。
１組として、各組に互いに位相の異なる２相のクロック
パルスφ１及びφ２が印加されることによって、受光部
もしくは垂直レジスタからの信号電荷を順次フローティ
ング・ディフュージョンＦＤ側に転送する。
【００１７】そして、上記電荷転送部１のうち、最終段
の転送電極ＴＧ2 から転送される信号電荷を一旦フロー
ティング・ディフュージョンＦＤに蓄積し、その蓄積電
荷に基づく電圧変化を入力電圧Ｖｉｎとして後段の出力
アンプ４に供給することにより、出力アンプ４の出力端
子φｏｕｔから出力電圧Ｓとして取り出す。出力端子φ
ｏｕｔから出力電圧Ｓを取り出した後は、リセットゲー
トＲＧにリセットパルスＰｒを供給することにより、フ
ローティング・ディフュージョンＦＤを初期電圧、即ち
ドレイン電圧Ｖｄｄにリセットし、フローティング・デ
ィフュージョンＦＤに蓄積されていた信号電荷をリセッ
トドレインＲＤ側に掃き出す。
の転送電極ＴＧ2 から転送される信号電荷を一旦フロー
ティング・ディフュージョンＦＤに蓄積し、その蓄積電
荷に基づく電圧変化を入力電圧Ｖｉｎとして後段の出力
アンプ４に供給することにより、出力アンプ４の出力端
子φｏｕｔから出力電圧Ｓとして取り出す。出力端子φ
ｏｕｔから出力電圧Ｓを取り出した後は、リセットゲー
トＲＧにリセットパルスＰｒを供給することにより、フ
ローティング・ディフュージョンＦＤを初期電圧、即ち
ドレイン電圧Ｖｄｄにリセットし、フローティング・デ
ィフュージョンＦＤに蓄積されていた信号電荷をリセッ
トドレインＲＤ側に掃き出す。
【００１８】しかして、本例においては、リセットゲー
トＲＧをディプレッション型のＭＯＳＦＥＴにて構成す
る。この場合、リセットゲートＲＧ下のチャネル領域７
は、そのキャリア濃度（ドナー不純物濃度）が１０15〜
５×１０16ｃｍ-3のＮ型の不純物拡散領域にて形成され
ている。このように形成した場合、このＭＯＳＦＥＴの
ソースゲート間のスレッショルド電圧ＶｔｈはＶｔｈ≧
−１Ｖ（ボルト）になる（従来のＶｔｈはＶｔｈ≦−６
Ｖである。）。
トＲＧをディプレッション型のＭＯＳＦＥＴにて構成す
る。この場合、リセットゲートＲＧ下のチャネル領域７
は、そのキャリア濃度（ドナー不純物濃度）が１０15〜
５×１０16ｃｍ-3のＮ型の不純物拡散領域にて形成され
ている。このように形成した場合、このＭＯＳＦＥＴの
ソースゲート間のスレッショルド電圧ＶｔｈはＶｔｈ≧
−１Ｖ（ボルト）になる（従来のＶｔｈはＶｔｈ≦−６
Ｖである。）。
【００１９】また、上記チャネル領域７は、図２に示す
ように、その最小ポテンシャル点ｐの深さＬｊが０．１
５μｍ以下となるように、ドナー不純物をシリコン基板
５の表面近傍に注入する。本例では、注入エネルギが約
２００ｋｅＶ程度のイオン注入により、ドナー不純物、
例えば砒素（Ａｓ）を注入してチャネル領域７を形成し
た。尚、図２において、二点鎖線で示すポテンシャル分
布は、従来のチャネル領域におけるドナー不純物の注入
に伴うポテンシャルを示す。このことから、本例では、
従来の場合よりも十分に浅い領域にドナー不純物を注入
することがわかる。
ように、その最小ポテンシャル点ｐの深さＬｊが０．１
５μｍ以下となるように、ドナー不純物をシリコン基板
５の表面近傍に注入する。本例では、注入エネルギが約
２００ｋｅＶ程度のイオン注入により、ドナー不純物、
例えば砒素（Ａｓ）を注入してチャネル領域７を形成し
た。尚、図２において、二点鎖線で示すポテンシャル分
布は、従来のチャネル領域におけるドナー不純物の注入
に伴うポテンシャルを示す。このことから、本例では、
従来の場合よりも十分に浅い領域にドナー不純物を注入
することがわかる。
【００２０】上記のように、本例のリセットゲートＲＧ
は、ディプレッション型のＭＯＳＦＥＴにて構成されて
いるため、リセットゲートＲＧに供給されるリセットパ
ルスＰｒの高レベルをリセットドレインＲＤに供給され
るドレイン電圧Ｖｄｄよりも低く設定することができ
る。従って、リセットパルスＰｒを作成する形成回路と
しては、例えば図３に示すように、ドレイン電圧Ｖｄｄ
を利用してリセットパルスＰｒを作成する形成回路１１
を用いることができる。
は、ディプレッション型のＭＯＳＦＥＴにて構成されて
いるため、リセットゲートＲＧに供給されるリセットパ
ルスＰｒの高レベルをリセットドレインＲＤに供給され
るドレイン電圧Ｖｄｄよりも低く設定することができ
る。従って、リセットパルスＰｒを作成する形成回路と
しては、例えば図３に示すように、ドレイン電圧Ｖｄｄ
を利用してリセットパルスＰｒを作成する形成回路１１
を用いることができる。
【００２１】このリセットパルス形成回路１１は、基本
的には、ドレイン電圧Ｖｄｄを所定の電圧Ｖｃに分圧
し、更にこの電圧ＶｃにリセットパルスＰｒと同じ出力
タイミングを有するクロックパルスＰｃを重畳させて作
成する。
的には、ドレイン電圧Ｖｄｄを所定の電圧Ｖｃに分圧
し、更にこの電圧ＶｃにリセットパルスＰｒと同じ出力
タイミングを有するクロックパルスＰｃを重畳させて作
成する。
【００２２】以下、図３に示す形成回路１１について説
明する。この図３において、トランジスタＴｒは、リセ
ットゲートＲＧを有するディプレッション型のＭＯＳＦ
ＥＴを示し、このトランジスタＴｒのソースに接続され
ているダイオードはフローティング・ディフュージョン
ＦＤを示す。また、１２はドレイン電圧電源を示す。
明する。この図３において、トランジスタＴｒは、リセ
ットゲートＲＧを有するディプレッション型のＭＯＳＦ
ＥＴを示し、このトランジスタＴｒのソースに接続され
ているダイオードはフローティング・ディフュージョン
ＦＤを示す。また、１２はドレイン電圧電源を示す。
【００２３】この形成回路１１は、図示するように、ド
レイン電圧電源１２とトランジスタＴｒのドレインとを
接点ａを介して接続し、ドレイン電圧電源１２の正極と
接地間に２つの抵抗Ｒ１及びＲ２を直列に接続する。そ
して、各抵抗Ｒ１及びＲ２間の接点ｂとリセットゲート
ＲＧとを入力ライン１３を介して接続し、この入力ライ
ン１３に高抵抗Ｒｈを挿入する。そして、更にクロック
パルス入力端子φｉｎと入力ライン１３間に、カップリ
ングコンデンサＣｃを接続することにより、本例に係る
リセットパルス形成回路１１が構成される。
レイン電圧電源１２とトランジスタＴｒのドレインとを
接点ａを介して接続し、ドレイン電圧電源１２の正極と
接地間に２つの抵抗Ｒ１及びＲ２を直列に接続する。そ
して、各抵抗Ｒ１及びＲ２間の接点ｂとリセットゲート
ＲＧとを入力ライン１３を介して接続し、この入力ライ
ン１３に高抵抗Ｒｈを挿入する。そして、更にクロック
パルス入力端子φｉｎと入力ライン１３間に、カップリ
ングコンデンサＣｃを接続することにより、本例に係る
リセットパルス形成回路１１が構成される。
【００２４】この形成回路１１は、上記回路構成からわ
かるように、クロックパルス入力端子φｉｎに供給され
るクロックパルスＰｃの平均値を、抵抗Ｒ１及びＲ２間
の接点電位（ドレイン電圧Ｖｄｄを抵抗Ｒ１及びＲ２に
て分圧された電圧）Ｖｃにクランプする。
かるように、クロックパルス入力端子φｉｎに供給され
るクロックパルスＰｃの平均値を、抵抗Ｒ１及びＲ２間
の接点電位（ドレイン電圧Ｖｄｄを抵抗Ｒ１及びＲ２に
て分圧された電圧）Ｖｃにクランプする。
【００２５】従って、リセットゲートＲＧに供給される
電圧Ｖｒの波形は、図４に示すように、上記クランプ電
位ＶｃにクロックパルスＰｃが重畳され、かつクロック
パルスＰｃの低レベルと高レベル間にクランプ電位Ｖｃ
が位置する形となり、更にクランプ電位Ｖｃとクロック
パルスＰｃの高レベル間に形成される電位積分（斜線
で示す）とクランプ電位ＶｃとクロックパルスＰｃの低
レベル間に形成される電位積分（斜線で示す）が等値
の波形となる。
電圧Ｖｒの波形は、図４に示すように、上記クランプ電
位ＶｃにクロックパルスＰｃが重畳され、かつクロック
パルスＰｃの低レベルと高レベル間にクランプ電位Ｖｃ
が位置する形となり、更にクランプ電位Ｖｃとクロック
パルスＰｃの高レベル間に形成される電位積分（斜線
で示す）とクランプ電位ＶｃとクロックパルスＰｃの低
レベル間に形成される電位積分（斜線で示す）が等値
の波形となる。
【００２６】ここで、クランプ電位Ｖｃと、重畳された
クロックパルスＰｃの低レベルとの電位差をΔＶとする
と、リセットゲートＲＧには、高レベルとして、クラン
プ電位Ｖｃ＋クロックパルスＰｃの高レベル−電位差Δ
Ｖで規定される電圧Ｖｒｈが印加され、低レベルとし
て、クランプ電位Ｖｃ−電位差ΔＶで規定される電圧Ｖ
ｒｌが印加される。
クロックパルスＰｃの低レベルとの電位差をΔＶとする
と、リセットゲートＲＧには、高レベルとして、クラン
プ電位Ｖｃ＋クロックパルスＰｃの高レベル−電位差Δ
Ｖで規定される電圧Ｖｒｈが印加され、低レベルとし
て、クランプ電位Ｖｃ−電位差ΔＶで規定される電圧Ｖ
ｒｌが印加される。
【００２７】従って、ドレイン電圧Ｖｄｄを例えば１５
Ｖとし、クランプ電位Ｖｃを１０Ｖ、クロックパルスＰ
ｃの高レベルを５Ｖ、低レベルを０Ｖに設定すると、リ
セットゲートＲＧには、その高レベルとしてドレイン電
圧１５Ｖより低い電圧Ｖｒｈが印加されることになる。
Ｖとし、クランプ電位Ｖｃを１０Ｖ、クロックパルスＰ
ｃの高レベルを５Ｖ、低レベルを０Ｖに設定すると、リ
セットゲートＲＧには、その高レベルとしてドレイン電
圧１５Ｖより低い電圧Ｖｒｈが印加されることになる。
【００２８】上記リセットパルス形成回路１１の他の例
としては、図５に示すように、リセットゲートＲＧの入
力ライン１３に、上記高抵抗Ｒｈの代わりに、高抵抗Ｒ
ｈとダイオードＤｉを並列に接続したものを挿入して構
成することができる。
としては、図５に示すように、リセットゲートＲＧの入
力ライン１３に、上記高抵抗Ｒｈの代わりに、高抵抗Ｒ
ｈとダイオードＤｉを並列に接続したものを挿入して構
成することができる。
【００２９】この回路構成の場合、リセットゲートＲＧ
に供給される電圧Ｖｒの波形は、図６に示すように、ク
ランプ電位ＶｃにクロックパルスＰｃが重畳され、かつ
クロックパルスＰｃの低レベルと高レベル間にクランプ
電位Ｖｃが位置する形となり、更にクロックパルスＰｃ
の低レベルがクランプ電位ＶｃよりもダイオードＤｉに
よる電圧降下分、即ち０．６Ｖ落ちた位置に規定された
波形となる。尚、ダイオードＤｉに対して並列に接続さ
れている高抵抗Ｒｈは、リセットゲートＲＧに供給され
る電圧Ｖｒの高レベルを規定するものである。
に供給される電圧Ｖｒの波形は、図６に示すように、ク
ランプ電位ＶｃにクロックパルスＰｃが重畳され、かつ
クロックパルスＰｃの低レベルと高レベル間にクランプ
電位Ｖｃが位置する形となり、更にクロックパルスＰｃ
の低レベルがクランプ電位ＶｃよりもダイオードＤｉに
よる電圧降下分、即ち０．６Ｖ落ちた位置に規定された
波形となる。尚、ダイオードＤｉに対して並列に接続さ
れている高抵抗Ｒｈは、リセットゲートＲＧに供給され
る電圧Ｖｒの高レベルを規定するものである。
【００３０】この図５で示す回路１１においても、図３
の回路１１と同様に、リセットゲートＲＧに印加される
電圧Ｖｒの高レベルをドレイン電圧Ｖｄｄよりも低く設
定することができる。
の回路１１と同様に、リセットゲートＲＧに印加される
電圧Ｖｒの高レベルをドレイン電圧Ｖｄｄよりも低く設
定することができる。
【００３１】図７は、上記リセットパルス形成回路１１
のさらに他の例を示している。この図７例では、上記の
分圧用抵抗Ｒ１とＲ２とを取り外し、リセットゲートＲ
Ｇの入力ライン１３とドレイン電圧電源１２との間に、
高抵抗ＲｈとダイオードＤｉの並列回路を挿入する構成
にしている。この場合、ダイオードＤｉのアノード側は
リセットゲートＲＧ側に接続され、カソード側はドレイ
ン電圧電源１２側に接続されている。
のさらに他の例を示している。この図７例では、上記の
分圧用抵抗Ｒ１とＲ２とを取り外し、リセットゲートＲ
Ｇの入力ライン１３とドレイン電圧電源１２との間に、
高抵抗ＲｈとダイオードＤｉの並列回路を挿入する構成
にしている。この場合、ダイオードＤｉのアノード側は
リセットゲートＲＧ側に接続され、カソード側はドレイ
ン電圧電源１２側に接続されている。
【００３２】図８は、図７例の回路におけるクロックパ
ルスＰｃとリセットゲートＲＧに供給される電圧Ｖｒの
波形、即ち、リセットパルスＰｒの波形を示している。
図９は、スレッショルド電圧ＶｔｈがＶｔｈ≧−１Ｖの
場合の、フローティングディフュージョンＦＤからリセ
ットゲートＲＧを経由してリセットドレインＲＤまでの
図７例のポテンシャル図を示している。なお、図９中、
Ｖｆｄ（ＲＧオン時）は、ＭＯＳＦＥＴＴｒが導通状態
になったときのフローティングディフュージョンＦＤの
電位を示している。
ルスＰｃとリセットゲートＲＧに供給される電圧Ｖｒの
波形、即ち、リセットパルスＰｒの波形を示している。
図９は、スレッショルド電圧ＶｔｈがＶｔｈ≧−１Ｖの
場合の、フローティングディフュージョンＦＤからリセ
ットゲートＲＧを経由してリセットドレインＲＤまでの
図７例のポテンシャル図を示している。なお、図９中、
Ｖｆｄ（ＲＧオン時）は、ＭＯＳＦＥＴＴｒが導通状態
になったときのフローティングディフュージョンＦＤの
電位を示している。
【００３３】図８から分かるように、図７例の回路で
は、クランプ電位Ｖｃは、リセットドレインＲＤの電位
Ｖｒｄ（この例では、ドレイン電圧Ｖｄｄに等しいの
で、Ｖｒｄ＝１５Ｖ）にダイオードＤｉの順方向電圧Ｖ
ｄｉを加えた電位（この例では、Ｖｒｄ＋Ｖｄｉ≒１
５．６Ｖ）になる。言い換えれば、リセットパルスＰｒ
のＭＯＳＦＥＴＴｒを導通させる側（ハイレベル側）の
電位が電位Ｖｒｄ＋Ｖｄｉに固定される。
は、クランプ電位Ｖｃは、リセットドレインＲＤの電位
Ｖｒｄ（この例では、ドレイン電圧Ｖｄｄに等しいの
で、Ｖｒｄ＝１５Ｖ）にダイオードＤｉの順方向電圧Ｖ
ｄｉを加えた電位（この例では、Ｖｒｄ＋Ｖｄｉ≒１
５．６Ｖ）になる。言い換えれば、リセットパルスＰｒ
のＭＯＳＦＥＴＴｒを導通させる側（ハイレベル側）の
電位が電位Ｖｒｄ＋Ｖｄｉに固定される。
【００３４】このように、図７例によれば、上記図３例
及び図５例に比較して、分圧用抵抗Ｒ１，Ｒ２を介さ
ず、ダイオードＤｉを通じて、直接、ドレイン電圧Ｖｄ
ｄによりリセットパルスＰｒのハイレベル側をクランプ
するようにしているので、ドレイン電圧Ｖｄｄの変動が
１：１（追従性が１）でリセットゲートＲＧに伝達され
る。したがって、ドレイン電圧Ｖｄｄの変動に対するリ
セットゲートＲＧ下のポテンシャルのばらつきが小さく
なり、ドレイン電圧Ｖｄｄの変動分を吸収するためのリ
セットパルスＰｒの振幅の余裕、いわゆるマージンを、
実際上、ゼロ値（０Ｖ）にすることができるという利点
が得られる。その結果、リセットパルスＰｒの振幅値を
５Ｖよりも小さい振幅に設定することができる。この実
施例においてはスレッショルド電圧ＶｔｈをＶｔｈ≧−
１Ｖになるようにキャリア濃度を規定しているので、リ
セットパルスＰｒの振幅値は、原理的には、最小１Ｖ＋
αでよいことになる。
及び図５例に比較して、分圧用抵抗Ｒ１，Ｒ２を介さ
ず、ダイオードＤｉを通じて、直接、ドレイン電圧Ｖｄ
ｄによりリセットパルスＰｒのハイレベル側をクランプ
するようにしているので、ドレイン電圧Ｖｄｄの変動が
１：１（追従性が１）でリセットゲートＲＧに伝達され
る。したがって、ドレイン電圧Ｖｄｄの変動に対するリ
セットゲートＲＧ下のポテンシャルのばらつきが小さく
なり、ドレイン電圧Ｖｄｄの変動分を吸収するためのリ
セットパルスＰｒの振幅の余裕、いわゆるマージンを、
実際上、ゼロ値（０Ｖ）にすることができるという利点
が得られる。その結果、リセットパルスＰｒの振幅値を
５Ｖよりも小さい振幅に設定することができる。この実
施例においてはスレッショルド電圧ＶｔｈをＶｔｈ≧−
１Ｖになるようにキャリア濃度を規定しているので、リ
セットパルスＰｒの振幅値は、原理的には、最小１Ｖ＋
αでよいことになる。
【００３５】上述のように、本例によれば、リセットゲ
ートＲＧをディプレッション型のＭＯＳＦＥＴで構成
し、リセットゲートＲＧ下のチャネル領域７を、キャリ
ア濃度１０15〜５×１０16ｃｍ-3で規定されるＮ型の不
純物拡散領域で形成するようにしたので、従来の場合と
比べ、不純物の注入量の変動を低減することができ、不
純物注入量の変動によるリセットゲートＲＧ下のポテン
シャルのばらつきを低減することができる。
ートＲＧをディプレッション型のＭＯＳＦＥＴで構成
し、リセットゲートＲＧ下のチャネル領域７を、キャリ
ア濃度１０15〜５×１０16ｃｍ-3で規定されるＮ型の不
純物拡散領域で形成するようにしたので、従来の場合と
比べ、不純物の注入量の変動を低減することができ、不
純物注入量の変動によるリセットゲートＲＧ下のポテン
シャルのばらつきを低減することができる。
【００３６】また、リセットゲートＲＧに供給されるリ
セットパルスＰｒをドレイン電圧Ｖｄｄを利用して作成
するようにしたので、ドレイン電圧Ｖｄｄの変動を吸収
することができ、ドレイン電圧Ｖｄｄの変動によるリセ
ットゲートＲＧ下のポテンシャルのばらつきを低減する
ことができる。
セットパルスＰｒをドレイン電圧Ｖｄｄを利用して作成
するようにしたので、ドレイン電圧Ｖｄｄの変動を吸収
することができ、ドレイン電圧Ｖｄｄの変動によるリセ
ットゲートＲＧ下のポテンシャルのばらつきを低減する
ことができる。
【００３７】従って、不純物注入量の変動及びドレイン
電圧Ｖｄｄの変動の両変動に伴うリセットゲートＲＧ下
のポテンシャルのばらつきを低減することができ、リセ
ットゲートＲＧの駆動範囲の縮小化を図ることができ、
安定したリセット動作を行うことができる。
電圧Ｖｄｄの変動の両変動に伴うリセットゲートＲＧ下
のポテンシャルのばらつきを低減することができ、リセ
ットゲートＲＧの駆動範囲の縮小化を図ることができ、
安定したリセット動作を行うことができる。
【００３８】上記実施例においては、フローティング・
ディフュージョンＦＤ、リセットゲートＲＧ及びリセッ
トドレインＲＤから構成される放電用素子３をＰ型のシ
リコン基板５に形成されるＮチャネルのディプレッショ
ン型ＭＯＳＦＥＴで構成するようにしたが、その他、図
１０Ａに示すように、Ｎ型のシリコン基板１４にＰ型の
ウェル領域１５を形成し、このウェル領域１５にＮチャ
ネルのディプレッション型ＭＯＳＦＥＴを形成して放電
用素子３を構成するようにしてもよい。
ディフュージョンＦＤ、リセットゲートＲＧ及びリセッ
トドレインＲＤから構成される放電用素子３をＰ型のシ
リコン基板５に形成されるＮチャネルのディプレッショ
ン型ＭＯＳＦＥＴで構成するようにしたが、その他、図
１０Ａに示すように、Ｎ型のシリコン基板１４にＰ型の
ウェル領域１５を形成し、このウェル領域１５にＮチャ
ネルのディプレッション型ＭＯＳＦＥＴを形成して放電
用素子３を構成するようにしてもよい。
【００３９】また、電荷として正孔を用いる場合は、図
１０Ｂに示すように、Ｎ型のシリコン基板１６にＰチャ
ネルのディプレッション型ＭＯＳＦＥＴを形成して放電
用素子３を構成するようにしてもよいし、図１０Ｃに示
すように、Ｐ型のシリコン基板１７にＮ型のウェル領域
１８を形成し、このウェル領域１８にＰチャネルのディ
プレッション型ＭＯＳＦＥＴを形成して放電用素子３を
構成するようにしてもよい。
１０Ｂに示すように、Ｎ型のシリコン基板１６にＰチャ
ネルのディプレッション型ＭＯＳＦＥＴを形成して放電
用素子３を構成するようにしてもよいし、図１０Ｃに示
すように、Ｐ型のシリコン基板１７にＮ型のウェル領域
１８を形成し、このウェル領域１８にＰチャネルのディ
プレッション型ＭＯＳＦＥＴを形成して放電用素子３を
構成するようにしてもよい。
【００４０】
【発明の効果】本発明に係る電荷転送装置によれば、不
純物注入量の変動及びドレイン電圧の変動に伴うリセッ
トゲート下のポテンシャルのばらつきを低減してリセッ
トゲートの駆動範囲の縮小化を図ることができ、安定し
たリセット動作を行うことができる。
純物注入量の変動及びドレイン電圧の変動に伴うリセッ
トゲート下のポテンシャルのばらつきを低減してリセッ
トゲートの駆動範囲の縮小化を図ることができ、安定し
たリセット動作を行うことができる。
【図１】本実施例に係るＣＣＤ固体撮像素子の要部（出
力部分）を示す構成図。
力部分）を示す構成図。
【図２】本実施例に係るリセットゲート下のチャネル領
域のポテンシャル図。
域のポテンシャル図。
【図３】本実施例に係るリセットパルス形成回路の一例
を示す回路図。
を示す回路図。
【図４】図３で示すリセットパルス形成回路の動作を示
す波形図。
す波形図。
【図５】リセットパルス形成回路の他の例を示す回路
図。
図。
【図６】図５で示すリセットパルス形成回路の動作を示
す波形図。
す波形図。
【図７】リセットパルス形成回路のさらに他の例を示す
回路図。
回路図。
【図８】図７で示すリセットパルス形成回路の動作を示
す波形図。
す波形図。
【図９】図７で示すリセットパルス形成回路のＦＤ〜Ｒ
Ｄ間のポテンシャル図。
Ｄ間のポテンシャル図。
【図１０】本実施例に係る放電用素子の各種構成例を示
す構成図。
す構成図。
【図１１】従来例に係るＣＣＤ固体撮像素子の要部（出
力部分）を示す構成図。
力部分）を示す構成図。
１ 電荷転送部 ２ フローティング・ディフュージョン・アンプ（ＦＤ
Ａ） ３ 放電用素子 ４ 出力アンプ ５ シリコン基板 ６ ゲート絶縁膜 ７ チャネル領域
Ａ） ３ 放電用素子 ４ 出力アンプ ５ シリコン基板 ６ ゲート絶縁膜 ７ チャネル領域
Claims (4)
- 【請求項１】 電荷転送部の後段に、該電荷転送部から
の信号電荷を電圧変換する浮遊拡散層とリセットパルス
が供給されるリセットゲートと所定のドレイン電圧が印
加されるドレイン領域からなる放電用素子を有する電荷
転送装置において、 上記リセットゲートに供給される上記リセットパルスが
上記ドレイン電圧を利用して作成されていることを特徴
とする電荷転送装置。 - 【請求項２】 上記リセットゲートが、ディプレッショ
ン型のＭＯＳＦＥＴにて構成されていることを特徴とす
る請求項１記載の電荷転送装置。 - 【請求項３】 電荷転送部の後段に、該電荷転送部から
の信号電荷を電圧変換する浮遊拡散層とリセットパルス
が供給されるリセットゲートと所定のドレイン電圧が印
加されるドレイン領域からなる放電用素子を有する電荷
転送装置において、 上記リセットゲートがディプレッション型のＭＯＳＦＥ
Ｔであり、 上記リセットパルスの上記ＭＯＳＦＥＴを導通させる電
位が上記ドレイン電圧を利用して作成された電圧に固定
されることを特徴とする電荷転送装置。 - 【請求項４】 上記リセットゲート下のチャネル領域
が、キャリア濃度１０15〜５×１０16ｃｍ-3で規定され
るＮ型の不純物拡散領域にて形成されていることを特徴
とする請求項１〜３のいずれか１項に記載の電荷転送装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34823692A JP3401808B2 (ja) | 1992-04-16 | 1992-12-28 | 電荷転送装置 |
| EP93106168A EP0566129B1 (en) | 1992-04-16 | 1993-04-15 | Charge transfer apparatus |
| KR1019930006267A KR100272648B1 (ko) | 1992-04-16 | 1993-04-15 | 전하전송장치 |
| DE69316425T DE69316425T2 (de) | 1992-04-16 | 1993-04-15 | Ladungsverschiebevorrichtung |
| US08/333,232 US5436949A (en) | 1992-04-16 | 1994-11-02 | Charge transfer apparatus |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-96781 | 1992-04-16 | ||
| JP9678192 | 1992-04-16 | ||
| JP34823692A JP3401808B2 (ja) | 1992-04-16 | 1992-12-28 | 電荷転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05347318A true JPH05347318A (ja) | 1993-12-27 |
| JP3401808B2 JP3401808B2 (ja) | 2003-04-28 |
Family
ID=26437956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34823692A Expired - Lifetime JP3401808B2 (ja) | 1992-04-16 | 1992-12-28 | 電荷転送装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5436949A (ja) |
| EP (1) | EP0566129B1 (ja) |
| JP (1) | JP3401808B2 (ja) |
| KR (1) | KR100272648B1 (ja) |
| DE (1) | DE69316425T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009182834A (ja) * | 2008-01-31 | 2009-08-13 | Nec Electronics Corp | Ｃｃｄ装置及び駆動方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528643A (en) * | 1989-11-13 | 1996-06-18 | Texas Instruments Incorporated | Charge coupled device/charge super sweep image system and method for making |
| US6815791B1 (en) | 1997-02-10 | 2004-11-09 | Fillfactory | Buried, fully depletable, high fill factor photodiodes |
| US7199410B2 (en) * | 1999-12-14 | 2007-04-03 | Cypress Semiconductor Corporation (Belgium) Bvba | Pixel structure with improved charge transfer |
| JP3529022B2 (ja) * | 1998-01-30 | 2004-05-24 | シャープ株式会社 | 電荷転送素子 |
| US6630701B1 (en) * | 1999-08-16 | 2003-10-07 | Micron Technology, Inc. | Buried channel CMOS imager and method of forming same |
| JP3725007B2 (ja) * | 2000-06-06 | 2005-12-07 | シャープ株式会社 | 対数変換型画素構造およびそれを用いた固体撮像装置 |
| AT409695B (de) | 2001-05-18 | 2002-10-25 | Akg Acoustics Gmbh | Elektrostatisches mikrofon |
| KR20060078925A (ko) * | 2004-12-30 | 2006-07-05 | 동부일렉트로닉스 주식회사 | 전류의 제어가 정반대인 금속 산화물 반도체 트랜지스터 |
| US7750958B1 (en) | 2005-03-28 | 2010-07-06 | Cypress Semiconductor Corporation | Pixel structure |
| US7808022B1 (en) | 2005-03-28 | 2010-10-05 | Cypress Semiconductor Corporation | Cross talk reduction |
| US8476567B2 (en) | 2008-09-22 | 2013-07-02 | Semiconductor Components Industries, Llc | Active pixel with precharging circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63157398A (ja) * | 1986-12-22 | 1988-06-30 | Fuji Photo Film Co Ltd | 電荷転送デバイスの出力アンプ |
| US5247554A (en) * | 1987-01-16 | 1993-09-21 | Kabushiki Kaisha Toshiba | Charge detection circuit |
| JPH04148536A (ja) * | 1990-10-12 | 1992-05-21 | Sony Corp | 転送電荷増幅装置 |
-
1992
- 1992-12-28 JP JP34823692A patent/JP3401808B2/ja not_active Expired - Lifetime
-
1993
- 1993-04-15 KR KR1019930006267A patent/KR100272648B1/ko not_active Expired - Lifetime
- 1993-04-15 EP EP93106168A patent/EP0566129B1/en not_active Expired - Lifetime
- 1993-04-15 DE DE69316425T patent/DE69316425T2/de not_active Expired - Lifetime
-
1994
- 1994-11-02 US US08/333,232 patent/US5436949A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009182834A (ja) * | 2008-01-31 | 2009-08-13 | Nec Electronics Corp | Ｃｃｄ装置及び駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69316425D1 (de) | 1998-02-26 |
| US5436949A (en) | 1995-07-25 |
| EP0566129A1 (en) | 1993-10-20 |
| JP3401808B2 (ja) | 2003-04-28 |
| EP0566129B1 (en) | 1998-01-21 |
| KR100272648B1 (ko) | 2000-11-15 |
| KR930022576A (ko) | 1993-11-24 |
| DE69316425T2 (de) | 1998-08-20 |
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