JPH05347364A - 半導体集積回路のセル構造 - Google Patents
半導体集積回路のセル構造Info
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- JPH05347364A JPH05347364A JP4014291A JP4014291A JPH05347364A JP H05347364 A JPH05347364 A JP H05347364A JP 4014291 A JP4014291 A JP 4014291A JP 4014291 A JP4014291 A JP 4014291A JP H05347364 A JPH05347364 A JP H05347364A
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Abstract
(57)【要約】
【目的】 半導体集積回路に関し、低コストで高集積化
に対応しえる自由度を持った半導体集積回路を提供する
事を目的とする。 【構成】 半導体集積回路に配置されているセルに於い
て、当該セルに所定の信号線を配線するに当たり、該セ
ルを構成するＰ−チャネル拡散領域とＮ−チャネル拡散
領域とを互いに絶縁層によって隔離形成されている複数
層に形成された導電層からなる配線層の一つを介して相
互に接続する構成で有って且つ、第１導電性層以外の他
の導電層の少なくとも一つの層からなる配線層が直接該
セル内に位置する所定の部位とダイレクトコンタクト部
を構成する。
に対応しえる自由度を持った半導体集積回路を提供する
事を目的とする。 【構成】 半導体集積回路に配置されているセルに於い
て、当該セルに所定の信号線を配線するに当たり、該セ
ルを構成するＰ−チャネル拡散領域とＮ−チャネル拡散
領域とを互いに絶縁層によって隔離形成されている複数
層に形成された導電層からなる配線層の一つを介して相
互に接続する構成で有って且つ、第１導電性層以外の他
の導電層の少なくとも一つの層からなる配線層が直接該
セル内に位置する所定の部位とダイレクトコンタクト部
を構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路のセル構
造に関するものである。
造に関するものである。
【０００２】
【従来の技術】近年、ＬＳＩ等の製造技術の発展と共に
ＬＳＩ等の高集積化、高速化が必要になって来ている。
然しながら、ＬＳＩの高集積化が進むにつれて、配線領
域がＬＳＩの中で占める割合が増加している。処で、従
来のセル構造に於いては、図７に示す様に、セルの外部
に配線領域が設けられており、該配線領域の増加が半導
体集積回路高集積化への妨げとなっている。
ＬＳＩ等の高集積化、高速化が必要になって来ている。
然しながら、ＬＳＩの高集積化が進むにつれて、配線領
域がＬＳＩの中で占める割合が増加している。処で、従
来のセル構造に於いては、図７に示す様に、セルの外部
に配線領域が設けられており、該配線領域の増加が半導
体集積回路高集積化への妨げとなっている。
【０００３】従来の半導体集積回路に有っては、図７及
び図８に示す様な電源配線層はセル１内部に固定的に設
けられるものであり、又その信号線はセル１の外周縁部
に形成されるものが多かった。即ち、セル１に拡散層と
してのＰ−チャネル２とＮ−チャネル３とが設けられて
おり、該Ｐ−チャネル拡散層２はコンタクト部Ｃ２、Ｃ
４とＣ３を介して第１の電源線（ＶDD）４と接続されて
おり、又該Ｎ−チャネル拡散層３はコンタクト部Ｃ５、
Ｃ８とＣ９を介して第２の電源線（ＶSS）５と接続され
ている。
び図８に示す様な電源配線層はセル１内部に固定的に設
けられるものであり、又その信号線はセル１の外周縁部
に形成されるものが多かった。即ち、セル１に拡散層と
してのＰ−チャネル２とＮ−チャネル３とが設けられて
おり、該Ｐ−チャネル拡散層２はコンタクト部Ｃ２、Ｃ
４とＣ３を介して第１の電源線（ＶDD）４と接続されて
おり、又該Ｎ−チャネル拡散層３はコンタクト部Ｃ５、
Ｃ８とＣ９を介して第２の電源線（ＶSS）５と接続され
ている。
【０００４】一方、各拡散領域のコンタクトＣ６、Ｃ７
にアルミ配線６が接続され所望の信号がセル外部に出力
されている。又、図７中、８はゲートとして作用するポ
リシリコン導電層であり該Ｐ−チャネル２とＮ−チャネ
ル３を相互に接続させると共に、その端部でコンタクト
Ｃ１を介して最下層の配線層１０と接続され、更に該最
下層の配線層１０の他の端部に於いてコンタクトＣ１０
を介して第２の導電層２０と接続されている。
にアルミ配線６が接続され所望の信号がセル外部に出力
されている。又、図７中、８はゲートとして作用するポ
リシリコン導電層であり該Ｐ−チャネル２とＮ−チャネ
ル３を相互に接続させると共に、その端部でコンタクト
Ｃ１を介して最下層の配線層１０と接続され、更に該最
下層の配線層１０の他の端部に於いてコンタクトＣ１０
を介して第２の導電層２０と接続されている。
【０００５】該図７から判る様に、該第２の層を構成す
る導電層２０は入力端子ＩＮを構成し、セル外部に設け
られる入力部コンタクト９を介して必要な信号が該セル
内のトランジスタに入力される。又拡散層としてのＰ−
チャネル２とＮ−チャネル３とを接続するアルミ配線６
が信号の出力端子ＯＵＴとして作用するが、従来に於い
ては該出力用アルミ配線６は、該電源線と同じ最下層の
配線層１０で形成されるものであるから、当該配線の自
由度が制約されていた。
る導電層２０は入力端子ＩＮを構成し、セル外部に設け
られる入力部コンタクト９を介して必要な信号が該セル
内のトランジスタに入力される。又拡散層としてのＰ−
チャネル２とＮ−チャネル３とを接続するアルミ配線６
が信号の出力端子ＯＵＴとして作用するが、従来に於い
ては該出力用アルミ配線６は、該電源線と同じ最下層の
配線層１０で形成されるものであるから、当該配線の自
由度が制約されていた。
【０００６】つまり、図７のインバータの例に於いて
は、セル外部に設けられた２層の配線層で構成されてい
るのであり、それによって、配線設計の自由度を得てい
るものである。然かしながら、従来の半導体集積回路に
於いては、電源用の配線である第１の電源線（ＶDD）４
と第２の電源線（ＶSS）５及び接続配線７とが第１層目
に形成されているので、特に信号伝達の為の信号線の配
線領域は必然的に該セルの外周縁部に形成されるもので
あった。
は、セル外部に設けられた２層の配線層で構成されてい
るのであり、それによって、配線設計の自由度を得てい
るものである。然かしながら、従来の半導体集積回路に
於いては、電源用の配線である第１の電源線（ＶDD）４
と第２の電源線（ＶSS）５及び接続配線７とが第１層目
に形成されているので、特に信号伝達の為の信号線の配
線領域は必然的に該セルの外周縁部に形成されるもので
あった。
【０００７】その為、従来に於いては、半導体集積回路
の特に信号配線領域に所定の面積が必要となり、一方半
導体集積回路のセルの集積度が向上するに連れて、当該
信号配線領域も拡大させざると得ないので、半導体集積
回路の高集積化、小型化の妨げとなっていた。更に、従
来に於いては、導電層からなる第１層目（最下層）の配
線と第２層目の配線とを同じセル内に形成させ電気的コ
ンタクトを形成する場合には、図５に示す様に、各配線
層のコンタクト部分Ｃ３０とＣ４０とは位置をずらせて
形成されるのが一般的である。
の特に信号配線領域に所定の面積が必要となり、一方半
導体集積回路のセルの集積度が向上するに連れて、当該
信号配線領域も拡大させざると得ないので、半導体集積
回路の高集積化、小型化の妨げとなっていた。更に、従
来に於いては、導電層からなる第１層目（最下層）の配
線と第２層目の配線とを同じセル内に形成させ電気的コ
ンタクトを形成する場合には、図５に示す様に、各配線
層のコンタクト部分Ｃ３０とＣ４０とは位置をずらせて
形成されるのが一般的である。
【０００８】これは、例えば、最下層の配線層１０に於
いて一旦コンタクト部Ｃ３０を形成すると該コンタクト
部の上表面に凹凸が形成されるので、係る部分に第２の
導電層２０にによる別のコンタクト部Ｃ４０を重複形成
すると、コンタクト部で形成不良が生じるので、不良品
の発生の原因となる可能性が有った。
いて一旦コンタクト部Ｃ３０を形成すると該コンタクト
部の上表面に凹凸が形成されるので、係る部分に第２の
導電層２０にによる別のコンタクト部Ｃ４０を重複形成
すると、コンタクト部で形成不良が生じるので、不良品
の発生の原因となる可能性が有った。
【０００９】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、半導体集積回路内部に搭
載されるセルの内部にも配線領域を設けて、ＬＳＩに於
ける配線領域がしめる面積を減少させ、集積度を向上さ
せることの出来る半導体集積回路のセル構造を提供する
ものである。
した従来技術の欠点を改良し、半導体集積回路内部に搭
載されるセルの内部にも配線領域を設けて、ＬＳＩに於
ける配線領域がしめる面積を減少させ、集積度を向上さ
せることの出来る半導体集積回路のセル構造を提供する
ものである。
【００１０】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、半導体集積回路に配置されてい
るセルに於いて、当該セルに所定の信号線を配線するに
当たり、該セルを構成するＰ−チャネル拡散領域とＮ−
チャネル拡散領域とを互いに絶縁層によって隔離形成さ
れている複数層に形成された導電層からなる配線層の一
つを介して相互に接続する構成であって且つ、最下層の
配線層以外の他の導電層の少なくとも一つの層からなる
配線層が直接若しくは該最下層の配線層を介してほぼ垂
直状に直接該セル内に位置する所定の部位とコンタクト
をとる様なダイレクトコンタクト部を構成し、更に当該
配線層を信号配線とした半導体集積回路のセル構造であ
る。
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、半導体集積回路に配置されてい
るセルに於いて、当該セルに所定の信号線を配線するに
当たり、該セルを構成するＰ−チャネル拡散領域とＮ−
チャネル拡散領域とを互いに絶縁層によって隔離形成さ
れている複数層に形成された導電層からなる配線層の一
つを介して相互に接続する構成であって且つ、最下層の
配線層以外の他の導電層の少なくとも一つの層からなる
配線層が直接若しくは該最下層の配線層を介してほぼ垂
直状に直接該セル内に位置する所定の部位とコンタクト
をとる様なダイレクトコンタクト部を構成し、更に当該
配線層を信号配線とした半導体集積回路のセル構造であ
る。
【００１１】
【作用】本発明に於いては、半導体集積回路のセルに於
いて該セルを構成する両拡散層を接続するポリシリコン
層からなるゲート層或いは両拡散層の表面に共通的に形
成された金属薄膜からなるメタルソース／ドレインに第
２層以上の多段層の一つが第１の配線層に妨げられるこ
となく直接コンタクト部を形成して信号入力配線を形成
したものであるから、信号配線が簡略化され、配線設計
が容易となる他、該信号配線群をセル内部に形成出来る
ので、半導体集積回路のセル構造が高集積化並びに小型
化が可能となる。更に、本発明の係る構成によって信号
配線の自動化が可能となる。
いて該セルを構成する両拡散層を接続するポリシリコン
層からなるゲート層或いは両拡散層の表面に共通的に形
成された金属薄膜からなるメタルソース／ドレインに第
２層以上の多段層の一つが第１の配線層に妨げられるこ
となく直接コンタクト部を形成して信号入力配線を形成
したものであるから、信号配線が簡略化され、配線設計
が容易となる他、該信号配線群をセル内部に形成出来る
ので、半導体集積回路のセル構造が高集積化並びに小型
化が可能となる。更に、本発明の係る構成によって信号
配線の自動化が可能となる。
【００１２】
【実施例】以下に、本発明に係る半導体集積回路の具体
例を図面を参照しながら詳細に説明する。図１は本発明
に係る半導体集積回路の原理を説明する図であり又本発
明に係る半導体集積回路の一具体例を示す平面図であ
る。
例を図面を参照しながら詳細に説明する。図１は本発明
に係る半導体集積回路の原理を説明する図であり又本発
明に係る半導体集積回路の一具体例を示す平面図であ
る。
【００１３】即ち、図１の具体例はセル１に拡散層とし
てのＰ−チャネル２とＮ−チャネル３とが設けられてお
り、該Ｐ−チャネル拡散層２にはコンタクト部Ｃ１１を
介して最下層の配線層（第１の導電層）１０から構成さ
れた第１の電源線（ＶDD）４が接続されており、又該Ｎ
−チャネル拡散層３はコンタクト部Ｃ１２を介して最下
層の配線層１０から構成された第２の電源線（ＶSS）５
が接続されている。
てのＰ−チャネル２とＮ−チャネル３とが設けられてお
り、該Ｐ−チャネル拡散層２にはコンタクト部Ｃ１１を
介して最下層の配線層（第１の導電層）１０から構成さ
れた第１の電源線（ＶDD）４が接続されており、又該Ｎ
−チャネル拡散層３はコンタクト部Ｃ１２を介して最下
層の配線層１０から構成された第２の電源線（ＶSS）５
が接続されている。
【００１４】一方、該具体例に於いては、該Ｐ−チャネ
ル２とＮ−チャネル３を相互に接続させると共にゲート
として作用するポリシリコン導電層８が形成されてお
り、更に該ポリシリコン導電層８に重複して第２の導電
層２０から構成された信号配線３０が形成されている。
該信号配線３０はその端部が入力端子部ＩＮを構成する
ものである。又、本発明に於いては、該第２の導電層２
０からなる信号配線３０が、該最下層の配線層（第１の
導電層）１０には無関係に該セルの所定の部位である該
ポリシリコン導電層８に直接コンタクトされダイレクト
コンタクト部ＤＣ１を形成している。
ル２とＮ−チャネル３を相互に接続させると共にゲート
として作用するポリシリコン導電層８が形成されてお
り、更に該ポリシリコン導電層８に重複して第２の導電
層２０から構成された信号配線３０が形成されている。
該信号配線３０はその端部が入力端子部ＩＮを構成する
ものである。又、本発明に於いては、該第２の導電層２
０からなる信号配線３０が、該最下層の配線層（第１の
導電層）１０には無関係に該セルの所定の部位である該
ポリシリコン導電層８に直接コンタクトされダイレクト
コンタクト部ＤＣ１を形成している。
【００１５】又、本発明の具体例に於いては、信号出力
配線６は第２の導電層２０から構成されたもので有っ
て、その一端部は出力端子ＯＵＴを構成している。そし
て、該信号出力配線６は該Ｐ−チャネル拡散層２にはコ
ンタクト部ＤＣ２を介して最下層の配線層１０とは無関
係に接続されており、又該Ｎ−チャネル拡散層３にはコ
ンタクト部ＤＣ３を介して最下層の配線層１０とは無関
係に接続されている。
配線６は第２の導電層２０から構成されたもので有っ
て、その一端部は出力端子ＯＵＴを構成している。そし
て、該信号出力配線６は該Ｐ−チャネル拡散層２にはコ
ンタクト部ＤＣ２を介して最下層の配線層１０とは無関
係に接続されており、又該Ｎ−チャネル拡散層３にはコ
ンタクト部ＤＣ３を介して最下層の配線層１０とは無関
係に接続されている。
【００１６】つまり、本具体例に於いては、セル上に第
１と第２の２層の導電層を形成して配線層を構成するに
際し、第１の電源線（ＶDD）４と第２の電源線（ＶSS）
５とを最下層の配線層で形成するが、信号配線である入
力配線３０と出力配線６とを第２の導電層２０で形成さ
せ、且つ該第２の導電層２０からセル１の所定に部分、
即ち、ゲート部分或いは各拡散領域部に直接接続させ、
所謂ダイレクトコンタクト部ＤＣを構成したものであ
る。
１と第２の２層の導電層を形成して配線層を構成するに
際し、第１の電源線（ＶDD）４と第２の電源線（ＶSS）
５とを最下層の配線層で形成するが、信号配線である入
力配線３０と出力配線６とを第２の導電層２０で形成さ
せ、且つ該第２の導電層２０からセル１の所定に部分、
即ち、ゲート部分或いは各拡散領域部に直接接続させ、
所謂ダイレクトコンタクト部ＤＣを構成したものであ
る。
【００１７】本発明に係るダイレクトコンタクト部の構
造に関しては特に特定されるものではないが、図６
（Ａ）に示す様に最下層の配線層１０が形成されていな
い部分に、又は最下層の配線層１０を貫通させて第２の
導電層２０を直接セル１の所定の部分２６に接続させコ
ンタクト部を形成しても良く、又図６（Ｂ）に示す様
に、最下層の配線層１０が形成しているコンタクト部の
上に積層する形で垂直方向に該第２の導電層２０のコン
タクト部を形成させる事によって、該最下層の配線層１
０のコンタクト部を介してセル１の所定の部分２６に接
続させコンタクト部を形成しても良い。係る構造は、近
年に於いて導電層を用いてコンタクトを形成する際の該
コンタクト部の表面を平坦化する技術が確立した事によ
って可能となった。
造に関しては特に特定されるものではないが、図６
（Ａ）に示す様に最下層の配線層１０が形成されていな
い部分に、又は最下層の配線層１０を貫通させて第２の
導電層２０を直接セル１の所定の部分２６に接続させコ
ンタクト部を形成しても良く、又図６（Ｂ）に示す様
に、最下層の配線層１０が形成しているコンタクト部の
上に積層する形で垂直方向に該第２の導電層２０のコン
タクト部を形成させる事によって、該最下層の配線層１
０のコンタクト部を介してセル１の所定の部分２６に接
続させコンタクト部を形成しても良い。係る構造は、近
年に於いて導電層を用いてコンタクトを形成する際の該
コンタクト部の表面を平坦化する技術が確立した事によ
って可能となった。
【００１８】本発明に於いては、上記何れの構成もダイ
レクトコンタクト部と定義するものである。尚、図６か
ら明らかな様に、最下層の配線層１０と第２の導電層２
０との間、或いは該最下層の配線層１０とセルとの間に
は必要に応じて適宜の絶縁膜２５が存在しているもので
ある。又本発明の具体例に於けるセル１の所定の部分２
６としては、ポリシリコン導電層８であっても良く、該
両拡散領域の何れかであっても良い。更には、後述する
様に、該両拡散領域の表面に共通的に形成された金属薄
膜から構成されたメタルソース／ドレインであっても良
い。
レクトコンタクト部と定義するものである。尚、図６か
ら明らかな様に、最下層の配線層１０と第２の導電層２
０との間、或いは該最下層の配線層１０とセルとの間に
は必要に応じて適宜の絶縁膜２５が存在しているもので
ある。又本発明の具体例に於けるセル１の所定の部分２
６としては、ポリシリコン導電層８であっても良く、該
両拡散領域の何れかであっても良い。更には、後述する
様に、該両拡散領域の表面に共通的に形成された金属薄
膜から構成されたメタルソース／ドレインであっても良
い。
【００１９】又、本発明に於いては、配線層を形成すつ
導電層は２層に限定される必要は無く２層以上の複数層
で構成されるものであっても良い。更に、本発明に於い
て使用される導電層としては、メタルを主体とするもの
であっても良く、ポリシリコンの様な導電性材料で構成
されたものであっても良い。
導電層は２層に限定される必要は無く２層以上の複数層
で構成されるものであっても良い。更に、本発明に於い
て使用される導電層としては、メタルを主体とするもの
であっても良く、ポリシリコンの様な導電性材料で構成
されたものであっても良い。
【００２０】図２は、本発明に係る他の具体例を示す図
であって、基本的には図１に示された具体例と同じ構成
であるが、異なる点はセル内のＰ−チャネル拡散層２と
Ｎ−チャネル拡散層３との両拡散領域の表面に共通的に
形成された金属薄膜から構成されたメタルソース／ドレ
インを設け両拡散領域を電気的に一体化させた構造を有
しているものである。
であって、基本的には図１に示された具体例と同じ構成
であるが、異なる点はセル内のＰ−チャネル拡散層２と
Ｎ−チャネル拡散層３との両拡散領域の表面に共通的に
形成された金属薄膜から構成されたメタルソース／ドレ
インを設け両拡散領域を電気的に一体化させた構造を有
しているものである。
【００２１】従って、本具体例に於いては、特に第２の
導電層２０から形成されている出力側信号配線部６は一
箇所に設けたダイレクトコンタクト部ＤＣ５に於いて最
下層の配線層１０とは無関係にＰ−チャネル拡散層２の
メタルソース／ドレイン面と接続されているものであ
る。尚、図２に於けるダイレクトコンタクト部ＤＣ４は
図１に於けるダイレクトコンタクト部ＤＣ１と同一の構
成である。本発明に係る上記の２つの具体例に於いて
は、係る構成を採用したことによって、図１に示す様な
信号配線可能な領域Ｈ１乃至Ｈ３が形成され、又図２に
示す様な信号配線可能な領域Ｈ４乃至Ｈ６が形成され
る。又セル内の電源配線４、５とダイレクト・コンタク
トＤＣ以外の領域に導電層の一層目の配線が可能な領域
がとれる。勿論、第２の導電層からなる配線も入力と出
力の配線とを避ければ配線可能である。
導電層２０から形成されている出力側信号配線部６は一
箇所に設けたダイレクトコンタクト部ＤＣ５に於いて最
下層の配線層１０とは無関係にＰ−チャネル拡散層２の
メタルソース／ドレイン面と接続されているものであ
る。尚、図２に於けるダイレクトコンタクト部ＤＣ４は
図１に於けるダイレクトコンタクト部ＤＣ１と同一の構
成である。本発明に係る上記の２つの具体例に於いて
は、係る構成を採用したことによって、図１に示す様な
信号配線可能な領域Ｈ１乃至Ｈ３が形成され、又図２に
示す様な信号配線可能な領域Ｈ４乃至Ｈ６が形成され
る。又セル内の電源配線４、５とダイレクト・コンタク
トＤＣ以外の領域に導電層の一層目の配線が可能な領域
がとれる。勿論、第２の導電層からなる配線も入力と出
力の配線とを避ければ配線可能である。
【００２２】又、本発明に係る該ダイレクトコンタクト
部ＤＣの配置可能範囲はかなり自由度が有り、図３は、
図１の具体例に対応したセル構造に於ける該ダイレクト
コンタクト部の配置可能範囲を示したものである。即
ち、図３に於いては、図示されているダイレクトコンタ
クト部配置可能範囲Ｒ１乃至Ｒ８内に必要最低限の個数
を配置すれば良い。尚、本具体例に於いては該ダイレク
トコンタクト部は電源線と重複しない位置を示している
が、完全な貫通手段を用いれば、該電源線の上に於いて
も該ダイレクトコンタクト部を形成する事は可能であ
る。
部ＤＣの配置可能範囲はかなり自由度が有り、図３は、
図１の具体例に対応したセル構造に於ける該ダイレクト
コンタクト部の配置可能範囲を示したものである。即
ち、図３に於いては、図示されているダイレクトコンタ
クト部配置可能範囲Ｒ１乃至Ｒ８内に必要最低限の個数
を配置すれば良い。尚、本具体例に於いては該ダイレク
トコンタクト部は電源線と重複しない位置を示している
が、完全な貫通手段を用いれば、該電源線の上に於いて
も該ダイレクトコンタクト部を形成する事は可能であ
る。
【００２３】図４は図２の具体例に対応したセル構造に
於ける該ダイレクトコンタクト部の配置可能範囲を示し
たものである。即ち、図４に於いては、入力信号配線部
３０のダイレクトコンタクト部は該ダイレクトコンタク
ト部配置可能範囲Ｒ９乃至Ｒ１２内に必要最低限の個数
を配置すれば良い。又、出力信号配線部６のダイレクト
コンタクト部は該ダイレクトコンタクト部配置可能範囲
Ｒ１３乃至Ｒ１５内に必要最低限の個数を配置すれば良
い。尚、本発明に於いては、上記した各セルの構造を予
めセルライブラリーを構成するメモリーに登録しておく
事によって、ＬＳＩ等の半導体集積回路を設計するに際
してセル内信号配線を含めた自動設計が可能となる。
於ける該ダイレクトコンタクト部の配置可能範囲を示し
たものである。即ち、図４に於いては、入力信号配線部
３０のダイレクトコンタクト部は該ダイレクトコンタク
ト部配置可能範囲Ｒ９乃至Ｒ１２内に必要最低限の個数
を配置すれば良い。又、出力信号配線部６のダイレクト
コンタクト部は該ダイレクトコンタクト部配置可能範囲
Ｒ１３乃至Ｒ１５内に必要最低限の個数を配置すれば良
い。尚、本発明に於いては、上記した各セルの構造を予
めセルライブラリーを構成するメモリーに登録しておく
事によって、ＬＳＩ等の半導体集積回路を設計するに際
してセル内信号配線を含めた自動設計が可能となる。
【００２４】
【発明の効果】本発明に於いては、上記の構成を採用し
ているので、半導体集積回路内部に搭載されるセルの内
部にも配線領域を設けて、ＬＳＩに於ける配線領域がし
める面積を減少させ、集積度を向上させることの出来る
半導体集積回路のセル構造を提供するものである。具体
的には、図８に示す様に、従来の半導体集積回路に於い
てはセルアレー段ＳＡ１乃至ＳＡ３間Ｗにのみ信号配線
ＳＬ群を形成させるものであるから、セルアレー段間は
必要な間隙を形成している必要があり、従って半導体集
積回路の寸法を縮小する事が不可能で有ったが、本発明
の構成を採用する事によって、図９に示す様にセルアレ
ー段間Ｗのみでなくセル内部にも信号配線ＳＬを形成す
る事が出来るので、その分、セルアレー段間の信号配線
密度を減少させることが可能であるので、該セルアレー
段間の間隔を縮小する事が出来、その為半導体集積回路
の寸法も縮小させる事が可能となる。
ているので、半導体集積回路内部に搭載されるセルの内
部にも配線領域を設けて、ＬＳＩに於ける配線領域がし
める面積を減少させ、集積度を向上させることの出来る
半導体集積回路のセル構造を提供するものである。具体
的には、図８に示す様に、従来の半導体集積回路に於い
てはセルアレー段ＳＡ１乃至ＳＡ３間Ｗにのみ信号配線
ＳＬ群を形成させるものであるから、セルアレー段間は
必要な間隙を形成している必要があり、従って半導体集
積回路の寸法を縮小する事が不可能で有ったが、本発明
の構成を採用する事によって、図９に示す様にセルアレ
ー段間Ｗのみでなくセル内部にも信号配線ＳＬを形成す
る事が出来るので、その分、セルアレー段間の信号配線
密度を減少させることが可能であるので、該セルアレー
段間の間隔を縮小する事が出来、その為半導体集積回路
の寸法も縮小させる事が可能となる。
【図１】本発明に係る原理説明図であり又本発明に係る
半導体集積回路に使用されるセルの構造に関する一具体
例を示す平面図である。
半導体集積回路に使用されるセルの構造に関する一具体
例を示す平面図である。
【図２】本発明に使用されるセルの構造の他の具体例を
示す平面図である。
示す平面図である。
【図３】図１に示すセルの構造に於けるダイレクトコン
タクト部の配置可能範囲を示す図である。
タクト部の配置可能範囲を示す図である。
【図４】図２に示すセルの構造に於けるダイレクトコン
タクト部の配置可能範囲を示す図である。
タクト部の配置可能範囲を示す図である。
【図５】従来の半導体集積回路のセルに於ける配線の関
係を示す断面図である。
係を示す断面図である。
【図６】本発明に係る半導体集積回路のセルに於ける配
線の関係を示す断面図である。
線の関係を示す断面図である。
【図７】従来に於ける半導体集積回路に使用されるセル
の構造に関する平面図である。
の構造に関する平面図である。
【図８】従来に於ける半導体集積回路のセルと配線のレ
イアウトを示す図である。
イアウトを示す図である。
【図９】本発明に係る半導体集積回路のセルと配線のレ
イアウトを示す図である。
イアウトを示す図である。
１…セル ２…Ｐ−チャネルレ拡散層 ３…Ｎ−チャネル拡散層 ４…第１の電源線（ＶDD） ５…第２の電源線（ＶSS） ６…信号出力配線 ８…ポリシリコン層 ７…接続配線 ９…入力コンタクト部 １０…最下層の配線層 ２０…第２の導電層 ２５…絶縁層 ２６…セル表面部 ３０…入力信号配線 Ｃ１−−−Ｃ１２…コンタクト部 ＤＣ１−−−ＤＣ４…ダイレクトコンタクト部 Ｈ１−−−Ｈ６…配線可能範囲 Ｒ１−−−Ｒ１１…ダイレクトコンタクト部配置可能範
囲 ＳＡ１−−−ＳＡ３…セルアレー段 ＳＬ…配線領域
囲 ＳＡ１−−−ＳＡ３…セルアレー段 ＳＬ…配線領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 行部 百人 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (5)
- 【請求項１】 半導体集積回路に配置されているセルに
於いて、当該セルに所定の信号線を配線するに当たり、
該セルを構成するＰ−チャネル拡散領域とＮ−チャネル
拡散領域とを互いに絶縁層によって隔離形成されている
複数層に形成された導電層からなる配線層の一つを介し
て相互に接続する構成であって且つ、最下層の配線層以
外の他の導電層の少なくとも一つの層からなる配線層が
直接若しくは該最下層の配線層を介して直接該セル内に
位置する所定の部位とコンタクトをとる様なダイレクト
コンタクト部を構成し、更に当該配線層を信号配線とし
た事を特徴とする半導体集積回路のセル構造。 - 【請求項２】 該セル内に位置する所定の部位は、該セ
ル内部に形成された該Ｐ−チャネル拡散領域とＮ−チャ
ネル拡散領域との表面に共通に形成された金属材料から
なる薄膜体である事を特徴とする請求項１記載の半導体
集積回路のセル構造。 - 【請求項３】 該最下層の配線層を貫通して、該最下層
の配線層以外の導電層の一つが該セル内の所定の部位と
コンタクトを形成しているダイレクトコンタクト部を有
する事を特徴とする請求項１記載の半導体集積回路のセ
ル構造。 - 【請求項４】 該最下層の配線層が該セル内の所定の部
位とコンタクトを形成している当該コンタクト部上に直
接該最下層の配線層以外の他の導電層の少なくとも一つ
の層が直接接続して多重コンタクト部を構成するダイレ
クトコンタクト部を形成している事を特徴とする請求項
１記載の半導体集積回路のセル構造。 - 【請求項５】 該最下層の配線層は少なくとも第１の電
源線（ＶDD）と第２の電源線（ＶSS）の内の一つである
事を特徴とする請求項１記載の半導体集積回路のセル構
造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014291A JPH05347364A (ja) | 1991-03-06 | 1991-03-06 | 半導体集積回路のセル構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014291A JPH05347364A (ja) | 1991-03-06 | 1991-03-06 | 半導体集積回路のセル構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05347364A true JPH05347364A (ja) | 1993-12-27 |
Family
ID=12572528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4014291A Withdrawn JPH05347364A (ja) | 1991-03-06 | 1991-03-06 | 半導体集積回路のセル構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05347364A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108352360A (zh) * | 2015-11-09 | 2018-07-31 | 高通股份有限公司 | 电力轨入界线中部(mol)布线 |
-
1991
- 1991-03-06 JP JP4014291A patent/JPH05347364A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108352360A (zh) * | 2015-11-09 | 2018-07-31 | 高通股份有限公司 | 电力轨入界线中部(mol)布线 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |