JPH0535599B2 - - Google Patents
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- Publication number
- JPH0535599B2 JPH0535599B2 JP61093993A JP9399386A JPH0535599B2 JP H0535599 B2 JPH0535599 B2 JP H0535599B2 JP 61093993 A JP61093993 A JP 61093993A JP 9399386 A JP9399386 A JP 9399386A JP H0535599 B2 JPH0535599 B2 JP H0535599B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- lsi
- wiring pattern
- scan
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Test And Diagnosis Of Digital Computers (AREA)
- Mounting Of Printed Circuit Boards And The Like (AREA)
Description
【発明の詳細な説明】
〔概要〕
半導体装置に形成され、所定信号レベルが出力
される複数の出力ピンを対応する複数の入力ピン
に接続させる配線パターンに所定の組み合わせで
開路を施し、それら入力ピンをスキヤン回路系で
読み出してその半導体装置番号の判別に供する。
される複数の出力ピンを対応する複数の入力ピン
に接続させる配線パターンに所定の組み合わせで
開路を施し、それら入力ピンをスキヤン回路系で
読み出してその半導体装置番号の判別に供する。
本発明はLSI半導体装置番号読み出し回路に係
り、特に、情報処理装置などに用いられるLSIが
搭載された実施基板や実装基板を複数枚搭載した
シエルフなどの個別番号を、外部からの電気信号
によつて読み出すことができるLSI半導体装置番
号読み出し回路に関する。
り、特に、情報処理装置などに用いられるLSIが
搭載された実施基板や実装基板を複数枚搭載した
シエルフなどの個別番号を、外部からの電気信号
によつて読み出すことができるLSI半導体装置番
号読み出し回路に関する。
〔従来の技術〕
近年、情報処理装置に用いられるLSIは高集積
化されており、このLSIを実装する基板も高密度
化されている。このため、LSIが実装された基板
に集積されている機能は年々高くなつてきてお
り、コンピユータのCPUさえも１つの基板に収
納されるようになつている。このように１つの実
装基板又は実装体の機能が高められてくると、
個々の実装基板の個別番号、例えば製造時のシリ
アルナンバーなどを基板外部より電気的に読み出
して識別できることが要求されている。即ち、個
別番号を読み出すことができることによつて次の
ような利点を有する。
化されており、このLSIを実装する基板も高密度
化されている。このため、LSIが実装された基板
に集積されている機能は年々高くなつてきてお
り、コンピユータのCPUさえも１つの基板に収
納されるようになつている。このように１つの実
装基板又は実装体の機能が高められてくると、
個々の実装基板の個別番号、例えば製造時のシリ
アルナンバーなどを基板外部より電気的に読み出
して識別できることが要求されている。即ち、個
別番号を読み出すことができることによつて次の
ような利点を有する。
(1) 工場になどにおいて個々の実装基板の製造情
報並びに試験情報を自動的に収集して保管する
ことができる。
報並びに試験情報を自動的に収集して保管する
ことができる。
(2) 顧客先において障害などが発生した場合、該
当する装置の試験情報及び製造情報を顧客先に
伝達し、顧客先での障害復旧に寄与することが
できる。
当する装置の試験情報及び製造情報を顧客先に
伝達し、顧客先での障害復旧に寄与することが
できる。
(3) 個別のユーザに有償で提供したマイクロプロ
グラムなどのソフトが無断で使用されないよう
に、個々の計算機システムの個別のキーワード
として使用することができる。
グラムなどのソフトが無断で使用されないよう
に、個々の計算機システムの個別のキーワード
として使用することができる。
しかしながら、半導体装置に個別番号を設ける
ための回路をLSI内部に形成することは困難であ
り、簡単な構成によつて装置固有の番号を外部か
ら読み出すことができるものが要望されていた。
ための回路をLSI内部に形成することは困難であ
り、簡単な構成によつて装置固有の番号を外部か
ら読み出すことができるものが要望されていた。
本発明は、前記従来の課題に鑑みて為されたも
のであり、この目的は簡単な構成によつて装置の
内部から装置固有の番号を読み出すことができる
LSI半導体装置番号読み出し回路を提供すること
にある。
のであり、この目的は簡単な構成によつて装置の
内部から装置固有の番号を読み出すことができる
LSI半導体装置番号読み出し回路を提供すること
にある。
前記目的を達成するために、第１図に示す如
く、本発明は、所定の信号レベルを与えられる複
数の出力ピンO1……Ooが対応する配線パターン
W1……Woを介して複数の入力ピンI1……Ioに接
続される半導体装置１に、前記複数の入力ピンI1
……Ioの全部又は一部の信号レベルをスキヤンア
ウトし得るスキヤンアウト回路系２を形成し、前
記スキヤン対象入力ピンへの配線パターンに所定
の信号レベル組み合わせを与える開路を施して成
るLSI半導体装置番号読み出し回路を構成したも
のである。
く、本発明は、所定の信号レベルを与えられる複
数の出力ピンO1……Ooが対応する配線パターン
W1……Woを介して複数の入力ピンI1……Ioに接
続される半導体装置１に、前記複数の入力ピンI1
……Ioの全部又は一部の信号レベルをスキヤンア
ウトし得るスキヤンアウト回路系２を形成し、前
記スキヤン対象入力ピンへの配線パターンに所定
の信号レベル組み合わせを与える開路を施して成
るLSI半導体装置番号読み出し回路を構成したも
のである。
LSIの入出力端子群のうち所定の入出力端子間
を接続する配線パターンに開路を生じさせ、それ
ら入力端子に現れる信号レベルをスキヤン回路系
によつてスキヤンアウトして装置固有の番号の判
別を行ない得るようにした。
を接続する配線パターンに開路を生じさせ、それ
ら入力端子に現れる信号レベルをスキヤン回路系
によつてスキヤンアウトして装置固有の番号の判
別を行ない得るようにした。
第２図には、ECL回路を例にした本発明の好
適な実施例の構成が示されている。図において、
基板１０にはLSI１２、デコーダ１４などが搭載
されている。LSI１２の出力端子O1，O2，O3，
……Ooはそれぞれ入力端子I1，I2，I3，……Ioと
配線パターン１６を介して接続されている。又入
力端子I1〜Inには終端抵抗R1〜Rnが接続されて
いる。この終端抵抗R1〜Roの他端は終端電圧VT
（例えば−2.0V）に接続されている。各入力端子
I1〜IoはNORゲート１８−1，１８−2，１８−3
……１８−oを介してNORゲート２０に接続され
ている。NORゲート２０の出力はスキヤンアウ
ト端子２２に接続されている。
適な実施例の構成が示されている。図において、
基板１０にはLSI１２、デコーダ１４などが搭載
されている。LSI１２の出力端子O1，O2，O3，
……Ooはそれぞれ入力端子I1，I2，I3，……Ioと
配線パターン１６を介して接続されている。又入
力端子I1〜Inには終端抵抗R1〜Rnが接続されて
いる。この終端抵抗R1〜Roの他端は終端電圧VT
（例えば−2.0V）に接続されている。各入力端子
I1〜IoはNORゲート１８−1，１８−2，１８−3
……１８−oを介してNORゲート２０に接続され
ている。NORゲート２０の出力はスキヤンアウ
ト端子２２に接続されている。
一方、出力端子O1〜OoはそれぞれNORゲート
２４−1，２４−2，２４−3……２４−oに接続さ
れている。これらNORゲートの入力は第３図の
ａに示すようにその入力トランジスタのベース端
子をエミツタ端子にシヨートするか、又は第３図
のｂに示すようにVEE電源にシヨートするかによ
つて等価的に“０”が入力されており、その結果
これらのNORゲートの出力は“１”を発生させ
る様になつている。又NORゲート１８−1〜１８
−oの他方の入力にはアドレスデコーダ２６の出
力が接続されており、このアドレスデコーダ２６
にはｊビツトのアドレスラインが接続されてい
る。
２４−1，２４−2，２４−3……２４−oに接続さ
れている。これらNORゲートの入力は第３図の
ａに示すようにその入力トランジスタのベース端
子をエミツタ端子にシヨートするか、又は第３図
のｂに示すようにVEE電源にシヨートするかによ
つて等価的に“０”が入力されており、その結果
これらのNORゲートの出力は“１”を発生させ
る様になつている。又NORゲート１８−1〜１８
−oの他方の入力にはアドレスデコーダ２６の出
力が接続されており、このアドレスデコーダ２６
にはｊビツトのアドレスラインが接続されてい
る。
以上の構成において、各入出力端子間は配線パ
ターン１６を介して接続されているため、通常は
NORゲート１８−1〜１８−oには“１”の信号
が入力されている。そこで、入出力端子のうち所
定の入出力端子間の配線パターン１６を切断する
と、切断された端子に対応するNORゲートには、
約−2.0Vに等しい“０”のレベルの信号が入力
される。そこで、基板１０固有の番号を特定する
ために、LSI１２の各入出力端子のうち所定の入
出力端子間の配線パターン１６を切断すると、配
線パターン１６の接続の有無により2n通りの個別
番号を付すことができる。そしてこのｎビツトの
“０”／“１”の情報はスキヤンアウト端子２２
を介して読み出すことができる。即ち、１〜ｎビ
ツトの入力信号はｊビツトからなるスキヤンアド
レス信号をアドレスデコーダ２６によつてデコー
ドされた信号と共にNORゲート１８−1〜１８−
ｎに入力されている。（このとき2j≧ｎである。）
さらにNORゲート１８−1〜１８−ｎはナイヤー
ドドツトによりORゲートとして機能しており、
これらの出力はｉビツトからなるスキヤンアドレ
ス信号としてデコーダ１４によつてデコードさ
れ、チツプセレクト信号と共にNORゲート２０
を介してスキヤンアウト端子２２に出力されるよ
うになつている。そしてこのスキヤンアウト端子
２２の信号は他のLSIのスキヤンアウト信号とワ
イヤードドツトORゲートを介して実装基板又は
実装体の外へ接続されている。従つて、実装基板
又は実装体の外部によりｉビツトスキヤンアドレ
スを用いてLSI１２を選択し、さらにｊビツトの
スキヤンアドレスを用いてビツト１〜ビツトｎの
いずれか１つを選択することにより、その選択し
たビツトの情報をスキヤンアウト回路系を用いて
実装基板又は実装体の外部へ読み出すことができ
る。そしてｊビツトのスキヤンアドレスをビツト
１〜ビツトｎまで逐次切り換えて１ビツトずつ読
み出すことにより、全ビツトの情報を読み出すこ
とができる。換言すれば、ｎ個の特定のビツト構
成にて決まる各LSIの個別番号を読み出すことが
できる。
ターン１６を介して接続されているため、通常は
NORゲート１８−1〜１８−oには“１”の信号
が入力されている。そこで、入出力端子のうち所
定の入出力端子間の配線パターン１６を切断する
と、切断された端子に対応するNORゲートには、
約−2.0Vに等しい“０”のレベルの信号が入力
される。そこで、基板１０固有の番号を特定する
ために、LSI１２の各入出力端子のうち所定の入
出力端子間の配線パターン１６を切断すると、配
線パターン１６の接続の有無により2n通りの個別
番号を付すことができる。そしてこのｎビツトの
“０”／“１”の情報はスキヤンアウト端子２２
を介して読み出すことができる。即ち、１〜ｎビ
ツトの入力信号はｊビツトからなるスキヤンアド
レス信号をアドレスデコーダ２６によつてデコー
ドされた信号と共にNORゲート１８−1〜１８−
ｎに入力されている。（このとき2j≧ｎである。）
さらにNORゲート１８−1〜１８−ｎはナイヤー
ドドツトによりORゲートとして機能しており、
これらの出力はｉビツトからなるスキヤンアドレ
ス信号としてデコーダ１４によつてデコードさ
れ、チツプセレクト信号と共にNORゲート２０
を介してスキヤンアウト端子２２に出力されるよ
うになつている。そしてこのスキヤンアウト端子
２２の信号は他のLSIのスキヤンアウト信号とワ
イヤードドツトORゲートを介して実装基板又は
実装体の外へ接続されている。従つて、実装基板
又は実装体の外部によりｉビツトスキヤンアドレ
スを用いてLSI１２を選択し、さらにｊビツトの
スキヤンアドレスを用いてビツト１〜ビツトｎの
いずれか１つを選択することにより、その選択し
たビツトの情報をスキヤンアウト回路系を用いて
実装基板又は実装体の外部へ読み出すことができ
る。そしてｊビツトのスキヤンアドレスをビツト
１〜ビツトｎまで逐次切り換えて１ビツトずつ読
み出すことにより、全ビツトの情報を読み出すこ
とができる。換言すれば、ｎ個の特定のビツト構
成にて決まる各LSIの個別番号を読み出すことが
できる。
なお、前記実施例において、各入出力端子間を
接続している配線パターン１６の途中にシヨート
サーキツトを組み入れ、このシヨートサーキツト
を短絡させるか否かによツて配線パターン１６の
切断に置き換えても良い。
接続している配線パターン１６の途中にシヨート
サーキツトを組み入れ、このシヨートサーキツト
を短絡させるか否かによツて配線パターン１６の
切断に置き換えても良い。
以上説明したように本発明によれば、簡単な構
成によつてLSI固有の番号をLSI外部に読み出す
ことができるという優れた効果が得られる。
成によつてLSI固有の番号をLSI外部に読み出す
ことができるという優れた効果が得られる。
第１図は本発明の原理ブロツク図、第２図は本
発明の実施例を示す構成図、第３図は“１”出力
を発生するNORゲート回路図である。 図において、１０は基板、１２はLSI、１４は
デコーダ、１６は配線パターン、２４−1〜２４
−o，１８−1〜１８−o，２０はNORゲート、２
６はアドレスデコーダである。
発明の実施例を示す構成図、第３図は“１”出力
を発生するNORゲート回路図である。 図において、１０は基板、１２はLSI、１４は
デコーダ、１６は配線パターン、２４−1〜２４
−o，１８−1〜１８−o，２０はNORゲート、２
６はアドレスデコーダである。
Claims (1)
- 【特許請求の範囲】 １ 所定の信号レベルを与えられる複数の出力ピ
ンO1……Ooが対応する配線パターンW1……Wo
を介して複数の入力ピンI1……Ioに接続される半
導体装置１に、 前記複数の入力ピンI1……Ioの全部又は一部の
信号レベルをスキヤンアウトし得るスキヤンアウ
ト回路系２を形成し、 前記スキヤン対象入力ピンへの配線パターンに
所定に信号レベル組み合わせを与える開路を施し
て成ることを特徴とする半導体装置番号読み出し
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093993A JPS62252997A (ja) | 1986-04-23 | 1986-04-23 | 半導体装置番号読み出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093993A JPS62252997A (ja) | 1986-04-23 | 1986-04-23 | 半導体装置番号読み出し回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62252997A JPS62252997A (ja) | 1987-11-04 |
| JPH0535599B2 true JPH0535599B2 (ja) | 1993-05-26 |
Family
ID=14097927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61093993A Granted JPS62252997A (ja) | 1986-04-23 | 1986-04-23 | 半導体装置番号読み出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62252997A (ja) |
-
1986
- 1986-04-23 JP JP61093993A patent/JPS62252997A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62252997A (ja) | 1987-11-04 |
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